ALINX ZYNQ FPGA-Entwicklungsboard AC7Z020

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Version	Datum	Veröffentlicht von	Beschreibung
Rev 1.0	2020-06-28	Rachel Zhou	Erste Veröffentlichung

Einführung zur AC7Z020-Kernplatine

AC7Z020 (Core-Board-Modell, siehe unten) FPGA-Core-Board, ZYNQ-Chip basiert auf XC7Z020-2CLG400I der ZYNQ7000-Serie der Firma XILINX. Das PS-System des ZYNQ-Chips integriert zwei ARM CortexTM-A9-Prozessoren, AMBA®-Verbindungen, internen Speicher, externe Speicherschnittstellen und Peripheriegeräte. Das FPGA des ZYNQ-Chips enthält eine Fülle programmierbarer Logikzellen, DSP und internen RAM.
Diese Kernplatine verwendet zwei MT41K256M16TW-107 DDR3-Chips von Micron mit jeweils einer Kapazität von 512 MB. Die beiden DDR-Chips bilden zusammen eine Datenbusbreite von 32 Bit und die Taktfrequenz zum Lesen und Schreiben von Daten zwischen ZYNQ und DDR3 beträgt bis zu 533 MHz. Diese Konfiguration kann die Anforderungen der Datenverarbeitung mit hoher Bandbreite des Systems erfüllen.
Um eine Verbindung mit der Trägerplatine herzustellen, sind die beiden Board-to-Board-Anschlüsse dieser Kernplatine mit USB-Anschlüssen auf der PS-Seite, Gigabit-Ethernet-Schnittstellen, SD-Kartenschnittstellen und anderen verbleibenden MIO-Anschlüssen (48) erweitert. Und fast alle IO-Anschlüsse (122) der BANK13, BAN34 und BANK35 auf der PL-Seite, von denen die IO-Ebenen von BANK34 und BANK35 durch Ersetzen des LDO-Chips auf der Kernplatine geändert werden können, um die Anforderungen des Benutzers an Schnittstellen unterschiedlicher Ebenen zu erfüllen. Für Benutzer, die viel IO benötigen, ist diese Kernplatine eine gute Wahl. Und der IO-Verbindungsteil, der ZYNQ-Chip zur Schnittstelle zwischen der gleichen Länge und der differenziellen Verarbeitung, und die Kernplatinengröße beträgt nur 35 * 42 (mm), was sehr gut für die sekundäre Entwicklung geeignet ist.

ZYNQ-Chip

Die FPGA-Kernplatine AC7Z020 verwendet den Chip der Zynq7000-Serie von Xilinx, Modul XC7Z020-2CLG400I. Das PS-System des Chips integriert zwei ARM Cortex™-A9-Prozessoren, AMBA®-Verbindungen, internen Speicher, externe Speicherschnittstellen und Peripheriegeräte. Zu diesen Peripheriegeräten gehören hauptsächlich eine USB-Busschnittstelle, eine Ethernet-Schnittstelle, eine SD/SDIO-Schnittstelle, eine I2C-Busschnittstelle, eine CAN-Busschnittstelle, eine UART-Schnittstelle, GPIO usw. Das PS kann unabhängig betrieben werden und beim Einschalten oder Zurücksetzen gestartet werden. Abbildung 2-1 zeigt das Gesamtblockdiagramm des ZYNQ7000-Chips im Detail.

Die Hauptparameter des PS-Systemteils sind wie folgt

• ARM Dual-Core CortexA9-basierter Anwendungsprozessor, ARM-v7-Architektur, bis zu 1 GHz
• 32 KB Level 1 Befehls- und Datencache pro CPU, 512 KB Level 2 Cache, 2 CPU-Anteile
• On-Chip-Boot-ROM und 256 KB On-Chip-RAM
• Externe Speicherschnittstelle, unterstützt 16/32 Bit DDR2-, DDR3-Schnittstelle
• Unterstützung für zwei Gigabit-NICs: divergent-aggregierte DMA-, GMII-, RGMII- und SGMII-Schnittstelle
• Zwei USB2.0-OTG-Schnittstellen, die jeweils bis zu 12 Knoten unterstützen
• Zwei CAN2.0B-Busschnittstellen
• Zwei SD-Karten-, SDIO- und MMC-kompatible Controller
• 2 SPIs, 2 UARTs, 2 I2C-Schnittstellen
• 4 Paare 32-Bit-GPIO, 54 (32 + 22) als PS-System-IO, 64 mit PL verbunden
• Bandbreitenverbindung innerhalb von PS und von PS zu PL

Die Hauptparameter des PL-Logikteils sind wie folgt

• Logikzellen: 85K
• Nachschlagetabellen (LUTs): 53,200
• Flip-Flops: 106,400
• 18x25MACCs: 220
• Block-RAM: 4.9 MB
• Zwei AD-Wandler für On-Chip-Voltage, Temperatursensor und bis zu 17 externe differentielle Eingangskanäle, 1MBPS XC7Z020-2CLG400I Chip-Geschwindigkeitsklasse ist -2, Industrieklasse, Gehäuse ist BGA400, Pinabstand ist 0.8 mm Die spezifische Chip-Modelldefinition der ZYNQ7000-Serie ist in Abbildung 2-2 dargestellt

DDR3 DRAM

Die FPGA-Kernplatine AC7Z020 ist mit zwei Micron 512 MB DDR3 SDRAM-Chips, Modell MT41K257M16TW-107 (kompatibel mit Hynix H5TQ4G63AFR-PBI) ausgestattet. Die Gesamtbusbreite von DDR3 SDRAM beträgt 32 Bit. DDR3 SDRAM arbeitet mit einer maximalen Geschwindigkeit von 533 MHz (Datenrate 1066 Mbit/s). Das DDR3-Speichersystem ist direkt mit der Speicherschnittstelle der BANK 502 des ZYNQ-Verarbeitungssystems (PS) verbunden. Die spezifische Konfiguration von DDR3 SDRAM ist in Tabelle 3-1 unten dargestellt:

Bit-Nummer	Chip-Modell	Kapazität	Fabrik
U8, U9	MT41K256M16TW-107	256 MB x 16 Bit	Mikron

Das Hardwaredesign von DDR3 erfordert eine strikte Berücksichtigung der Signalintegrität. Wir haben den passenden Widerstand/Anschlusswiderstand, die Kontrolle der Leiterbahnimpedanz und die Kontrolle der Leiterbahnlänge im Schaltungsdesign und im PCB-Design vollständig berücksichtigt, um einen schnellen und stabilen Betrieb von DDR3 zu gewährleisten. Die Hardwareverbindung von DDR3 DRAM ist in Abbildung 3-1 dargestellt:

DDR3 DRAM Pinbelegung

Signalname	ZYNQ-Pin-Name	ZYNQ-PIN-Nummer
DDR3_DQS0_P	PS_DDR_DQS_P0_502	C2
DDR3_DQS0_N	PS_DDR_DQS_N0_502	B2
DDR3_DQS1_P	PS_DDR_DQS_P1_502	G2
DDR3_DQS1_N	PS_DDR_DQS_N1_502	F2
DDR3_DQS2_P	PS_DDR_DQS_P2_502	R2
DDR3_DQS2_N	PS_DDR_DQS_N2_502	T2
DDR3_DQS3_P	PS_DDR_DQS_P3_502	W5
DDR3_DQS4_N	PS_DDR_DQS_N3_502	W4
DDR3_D0	PS_DDR_DQ0_502	C3
DDR3_D1	PS_DDR_DQ1_502	B3
DDR3_D2	PS_DDR_DQ2_502	A2
DDR3_D3	PS_DDR_DQ3_502	A4
DDR3_D4	PS_DDR_DQ4_502	D3
DDR3_D5	PS_DDR_DQ5_502	D1
DDR3_D6	PS_DDR_DQ6_502	C1
DDR3_D7	PS_DDR_DQ7_502	E1

DDR3_D8	PS_DDR_DQ8_502	E2
DDR3_D9	PS_DDR_DQ9_502	E3
DDR3_D10	PS_DDR_DQ10_502	G3
DDR3_D11	PS_DDR_DQ11_502	H3
DDR3_D12	PS_DDR_DQ12_502	J3
DDR3_D13	PS_DDR_DQ13_502	H2
DDR3_D14	PS_DDR_DQ14_502	H1
DDR3_D15	PS_DDR_DQ15_502	J1
DDR3_D16	PS_DDR_DQ16_502	P1
DDR3_D17	PS_DDR_DQ17_502	P3
DDR3_D18	PS_DDR_DQ18_502	R3
DDR3_D19	PS_DDR_DQ19_502	R1
DDR3_D20	PS_DDR_DQ20_502	T4
DDR3_D21	PS_DDR_DQ21_502	U4
DDR3_D22	PS_DDR_DQ22_502	U2
DDR3_D23	PS_DDR_DQ23_502	U3
DDR3_D24	PS_DDR_DQ24_502	V1
DDR3_D25	PS_DDR_DQ25_502	Y3
DDR3_D26	PS_DDR_DQ26_502	W1
DDR3_D27	PS_DDR_DQ27_502	Y4
DDR3_D28	PS_DDR_DQ28_502	Y2
DDR3_D29	PS_DDR_DQ29_502	W3
DDR3_D30	PS_DDR_DQ30_502	V2
DDR3_D31	PS_DDR_DQ31_502	V3
DDR3_DM0	PS_DDR_DM0_502	A1
DDR3_DM1	PS_DDR_DM1_502	F1
DDR3_DM2	PS_DDR_DM2_502	T1
DDR3_DM3	PS_DDR_DM3_502	Y1
DDR3_A0	PS_DDR_A0_502	N2
DDR3_A1	PS_DDR_A1_502	K2
DDR3_A2	PS_DDR_A2_502	M3
DDR3_A3	PS_DDR_A3_502	K3
DDR3_A4	PS_DDR_A4_502	M4
DDR3_A5	PS_DDR_A5_502	L1
DDR3_A6	PS_DDR_A6_502	L4
DDR3_A7	PS_DDR_A7_502	K4

DDR3_A8	PS_DDR_A8_502	K1
DDR3_A9	PS_DDR_A9_502	J4
DDR3_A10	PS_DDR_A10_502	F5
DDR3_A11	PS_DDR_A11_502	G4
DDR3_A12	PS_DDR_A12_502	E4
DDR3_A13	PS_DDR_A13_502	D4
DDR3_A14	PS_DDR_A14_502	F4
DDR3_BA0	PS_DDR_BA0_502	L5
DDR3_BA1	PS_DDR_BA1_502	R4
DDR3_BA2	PS_DDR_BA2_502	J5
DDR3_S0	PS_DDR_CS_B_502	N1
DDR3_RAS	PS_DDR_RAS_B_502	P4
DDR3_CAS	PS_DDR_CAS_B_502	P5
DDR3_WE	PS_DDR_WE_B_502	M5
DDR3_ODT	PS_DDR_ODT_502	N5
DDR3_RESET	PS_DDR_DRST_B_502	B4
DDR3_CLK0_P	PS_DDR_CKP_502	L2
DDR3_CLK0_N	PS_DDR_CKN_502	M2
DDR3_CKE	PS_DDR_CKE_502	N3

QSPI-Flash

Die FPGA-Kernplatine AC7Z020 ist mit einem 256MBit Quad-SPI FLASH-Chip ausgestattet, das Flash-Modell ist W25Q256FVEI, das die 3.3V CMOS-Spannung verwendettage-Standard. Aufgrund der nichtflüchtigen Natur von QSPI FLASH kann es als Startgerät für das System verwendet werden, um das Startabbild des Systems zu speichern. Diese Bilder enthalten hauptsächlich FPGA-Bit files, ARM-Anwendungscode und andere Benutzerdaten files. Die spezifischen Modelle und zugehörigen Parameter von QSPI FLASH sind in Tabelle 4-1 aufgeführt.

Position	Modell	Kapazität	Fabrik
U15	W25Q256FVEI	32M Byte	Winbond

QSPI FLASH ist mit dem GPIO-Port des BANK500 im PS-Bereich des ZYNQ-Chips verbunden. Im Systemdesign müssen die GPIO-Port-Funktionen dieser PS-Ports als QSPI FLASH-Schnittstelle konfiguriert werden. Abbildung 4-1 zeigt das QSPI Flash im Schema.

Chip-Pin-Belegungen konfigurieren

Signalname	ZYNQ-Pin-Name	ZYNQ-PIN-Nummer
QSPI_SCK	PS_MIO6_500	A5
QSPI_CS	PS_MIO1_500	A7
QSPI_D0	PS_MIO2_500	B8
QSPI_D1	PS_MIO3_500	D6
QSPI_D2	PS_MIO4_500	B7
QSPI_D3	PS_MIO5_500	A6

Uhrkonfiguration

Die AC7Z020-Kernplatine stellt einen aktiven Taktgeber für das PS-System bereit, sodass das PS-System unabhängig arbeiten kann. PS-Systemtaktquelle Der ZYNQ-Chip stellt über den X33.333333-Kristall auf der Kernplatine einen 1 MHz-Takteingang für den PS-Teil bereit. Der Takteingang ist mit dem PS_CLK_500-Pin des ZYNQ-Chips BANK500 verbunden. Sein schematisches Diagramm ist in Abbildung 2-5-1 dargestellt:

Takt-Pinbelegung

Signalname	ZYNQ-Pin
PS_CLK_500	E7

Stromversorgung

Die StromversorgungsspannungtagDie Spannung der AC7Z020-Kernplatine beträgt DC5V und wird durch Anschließen der Trägerplatine bereitgestellt. Darüber hinaus wird die Stromversorgung von BANK34 und BANK35 auch über die Trägerplatine bereitgestellt. Das schematische Diagramm des Stromversorgungsdesigns auf der Kernplatine ist in Abbildung 2-6-1 dargestellt:

Die FPGA-Entwicklungsplatine wird mit +5 V versorgt und über vier DC/DC-Stromversorgungschips in vier Stromversorgungen mit +1.0 V, +1.8 V, +1.5 V und +3.3 V umgewandelt. Der Ausgangsstrom von +1.0 V kann 6 A erreichen, der Ausgangsstrom von +1.8 V und +1.5 V beträgt 3 A, der Ausgangsstrom von +3.3 V beträgt 500 mA. J29 verfügt außerdem über jeweils 4 Pins zur Stromversorgung von FPGA BANK34 und BANK35. Die Standardspannung beträgt 3.3 V. Benutzer können die Spannung von BANK34 und BANK35 ändern, indem sie VCCIO34 und VCCIO35 auf der Rückwand ändern. 1.5 V erzeugt die VTT- und VREF-Spannungtagdie von DDR3 benötigten Stromverteilungsmodule über TIs TPS51206. Die Funktionen der einzelnen Stromverteilungsmodule sind in der folgenden Tabelle aufgeführt:

Stromversorgung	Funktion
+1.0V	ZYNQ PS- und PL-Abschnitt Core Voltage
+1.8V	ZYNQ PS und PL teilweise Hilfsvoltage BANK501 IO-Volumentage
+3.3V	Der VCCIO, QSIP FLASH, Taktkristall von ZYNQ Bank0, Bank500, Bank13
+1.5V	DDR3, ZYNQ Bank501
VREF, VTT(+0.75 V)	DDR3
VCCIO34/35	Bank34, Bank35

Da die Stromversorgung des ZYNQ FPGA Anforderungen an die Einschaltsequenz hat, haben wir das Schaltungsdesign entsprechend den Stromanforderungen des Chips entworfen. Die Einschaltsequenz ist +1.0 V->+1.8 V->(+1.5 V, +3.3 V, VCCIO) Schaltungsdesign, um den normalen Betrieb des Chips sicherzustellen. Da die Pegelstandards von BANK34 und BANK35 durch die von der Trägerplatine bereitgestellte Stromversorgung bestimmt werden, beträgt der höchste Wert 3.3 V. Wenn Sie die Trägerplatine so entwerfen, dass sie die Stromversorgung von VCCIO34 und VCCIO35 für die Kernplatine bereitstellt, ist die Einschaltsequenz langsamer als +5 V.

AC7Z010 Kernplatinengröße

Pinbelegung der Platine-zu-Platine-Anschlüsse

Die Kernplatine verfügt über insgesamt zwei Hochgeschwindigkeits-Erweiterungsports. Sie verwendet zwei 120-polige Interboard-Anschlüsse (J29/J30) zur Verbindung mit der Trägerplatine. Der PIN-Abstand des Board-to-Board-Anschlusses beträgt 0.5 mm, darunter ist J29 mit 5-V-Stromversorgung, VCCIO-Stromversorgungseingang, einigen IO-Signalen und J verbunden.TAG Signale, und J30 ist mit den verbleibenden IO-Signalen und MIO verbunden. Der IO-Pegel von BANK34 und BANK35 kann durch Anpassen des VCCIO-Eingangs am Anschluss geändert werden, der höchste Pegel überschreitet 3.3 V nicht. Die von uns entwickelte Trägerplatine AX7Z010 hat standardmäßig 3.3 V. Beachten Sie, dass der IO von BANK13 für die AC7Z020-Kernplatine nicht verfügbar ist.
Pinbelegung Platine zu Platine Stecker J29

J29-Stift	Signalname	ZYNQ-Pin	J29-Stift	Signalname	ZYNQ-Pin
1	VCC5V	–	2	VCC5V	–
3	VCC5V	–	4	VCC5V	–
5	VCC5V	–	6	VCC5V	–
7	VCC5V	–	8	VCC5V	–
9	Masse	–	10	Masse	–
11	VCCIO_34	–	12	VCCIO_35	–
13	VCCIO_34	–	14	VCCIO_35	–
15	VCCIO_34	–	16	VCCIO_35	–
17	VCCIO_34	–	18	VCCIO_35	–
19	Masse	–	20	Masse	–
21	IO34_L10P	V15	22	IO34_L7P	Y16
23	IO34_L10N	W15	24	IO34_L7N	Y17
25	IO34_L15N	U20	26	IO34_L17P	Y18
27	IO34_L15P	T20	28	IO34_L17N	Y19
29	Masse	–	30	Masse	–
31	IO34_L9N	U17	32	IO34_L8P	W14
33	IO34_L9P	T16	34	IO34_L8N	Y14
35	IO34_L12N	U19	36	IO34_L3P	U13
37	IO34_L12P	U18	38	IO34_L3N	V13
39	Masse	–	40	Masse	–
41	IO34_L14N	P20	42	IO34_L21N	V18
43	IO34_L14P	N20	44	IO34_L21P	V17
45	IO34_L16N	W20	46	IO34_L18P	V16
47	IO34_L16P	V20	48	IO34_L18N	W16
49	Masse	–	50	Masse	–
51	IO34_L22N	W19	52	IO34_L23P	N17
53	IO34_L22P	W18	54	IO34_L23N	P18
55	IO34_L20N	R18	56	IO34_L13N	P19
57	IO34_L20P	T17	58	IO34_L13P	N18

59	Masse	–	60	Masse	–
61	IO34_L19N	R17	62	IO34_L11N	U15
63	IO34_L19P	R16	64	IO34_L11P	U14
65	IO34_L24P	P15	66	IO34_L5N	T15
67	IO34_L24N	P16	68	IO34_L5P	T14
69	Masse	–	70	Masse	–
71	IO34_L4P	V12	72	IO34_L2N	U12
73	IO34_L4N	W13	74	IO34_L2P	T12
75	IO34_L1P	T11	76	IO34_L6N	R14
77	IO34_L1N	T10	78	IO34_L6P	P14
79	Masse	–	80	Masse	–
81	IO13_L13P	Y7	82	IO13_L21P	V11
83	IO13_L13N	Y6	84	IO13_L21N	V10
85	IO13_L11N	V7	86	IO13_L14N	Y8
87	IO13_L11P	U7	88	IO13_L14P	Y9
89	Masse	–	90	Masse	–
91	IO13_L19N	U5	92	IO13_L22N	W6
93	IO13_L19P	T5	94	IO13_L22P	V6
95	IO13_L16P	W10	96	IO13_L15P	V8
97	IO13_L16N	W9	98	IO13_L15N	W8
99	Masse	–	100	Masse	–
101	IO13_L17P	U9	102	IO13_L20P	Y12
103	IO13_L17N	U8	104	IO13_L20N	Y13
105	IO13_L18P	W11	106	IO13_L12N	U10
107	IO13_L18N	Y11	108	IO13_L12P	T9
109	Masse	–	110	Masse	–
111	FPGA_TCK	F9	112	VP	K9
113	FPGA_TMS	J6	114	VN	L10
115	FPGA_TDO	F6	116	PS_POR_B	C7
117	FPGA_TDI	G6	118	FPGA_FERTIG	R11

Pinbelegung Platine zu Platine Stecker J30 

J30-Stift	Signalname	ZYNQ-Pin	J30-Stift	Signalname	ZYNQ Stift
1	IO35_L1P	C20	2	IO35_L15N	F20
3	IO35_L1N	B20	4	IO35_L15P	F19
5	IO35_L18N	G20	6	IO35_L5P	E18
7	IO35_L18P	G19	8	IO35_L5N	E19
9	Masse	T13	10	Masse	T13
11	IO35_L10N	J19	12	IO35_L3N	T18 - Die wunderbare Welt der Träume
13	IO35_L10P	K19	14	IO35_L3P	E17
15	IO35_L2N	A20	16	IO35_L4P	T19 - Die wunderbare Welt der Träume
17	IO35_L2P	B19	18	IO35_L4N	T20 - Die wunderbare Welt der Träume
19	Masse	T13	20	Masse	T13
21	IO35_L8P	M17	22	IO35_L9N	L20
23	IO35_L8N	M18	24	IO35_L9P	L19
25	IO35_L7P	M19	26	IO35_L6P	F16
27	IO35_L7N	M20	28	IO35_L6N	F17
29	Masse	T13	30	Masse	T13
31	IO35_L17N	H20	32	IO35_L16N	G18
33	IO35_L17P	J20	34	IO35_L16P	G17
35	IO35_L19N	G15	36	IO35_L13N	H17
37	IO35_L19P	H15	38	IO35_L13P	H16
39	Masse	T13	40	Masse	T13
41	IO35_L12N	K18	42	IO35_L14N	H18
43	IO35_L12P	K17	44	IO35_L14P	J18
45	IO35_L24N	J16	46	IO35_L20P	K14
47	IO35_L24P	K16	48	IO35_L20N	J14
49	Masse	T13	50	Masse	T13
51	IO35_L21N	N16	52	IO35_L11P	L16
53	IO35_L21P	N15	54	IO35_L11N	L17
55	IO35_L22N	L15	56	IO35_L23P	M14
57	IO35_L22P	L14	58	IO35_L23N	M15
59	Masse	T13	60	Masse	T13
61	PS_MIO22	B17	62	PS_MIO50	B13
63	PS_MIO27	T13 - Die wunderbare Welt der Träume	64	PS_MIO45	B15
65	PS_MIO23	T11 - Die wunderbare Welt der Träume	66	PS_MIO46	T16 - Die wunderbare Welt der Träume

67	PS_MIO24	A16	68	PS_MIO41	C17
69	Masse	T13	70	Masse	T13
71	PS_MIO25	F15	72	PS_MIO7	D8
73	PS_MIO26	A15	74	PS_MIO12	D9
75	PS_MIO21	F14	76	PS_MIO10	E9
77	PS_MIO16	A19	78	PS_MIO11	C6
79	Masse	T13	80	Masse	T13
81	PS_MIO20	A17	82	PS_MIO9	B5
83	PS_MIO19	T10 - Die wunderbare Welt der Träume	84	PS_MIO14	C5
85	PS_MIO18	B18	86	PS_MIO8	D5
87	PS_MIO17	E14	88	PS_MIO0	E6
89	Masse	T13	90	Masse	T13
91	PS_MIO39	C18	92	PS_MIO13	E8
93	PS_MIO38	E13	94	PS_MIO47	B14
95	PS_MIO37	A10	96	PS_MIO48	B12
97	PS_MIO28	C16	98	PS_MIO49	C12
99	Masse	T13	100	Masse	T13
101	PS_MIO35	F12	102	PS_MIO52	C10
103	PS_MIO34	A12	104	PS_MIO51	B9
105	PS_MIO33	T15 - Die wunderbare Welt der Träume	106	PS_MIO40	T14 - Die wunderbare Welt der Träume
107	PS_MIO32	A14	108	PS_MIO44	F13
109	Masse	T13	110	Masse	T13
111	PS_MIO31	E16	112	PS_MIO15	C8
113	PS_MIO36	A11	114	PS_MIO42	E12
115	PS_MIO29	C13	116	PS_MIO43	A9
117	PS_MIO30	C15	118	PS_MIO53	C11
119	QSPI_D3_PS_MIO5	A6	120	QSPI_D2_PS_MIO4	B7

 

Dokumente / Ressourcen

ALINX ZYNQ FPGA-Entwicklungsboard AC7Z020 [pdf] Benutzerhandbuch ZYNQ FPGA-Entwicklungsboard AC7Z020, ZYNQ FPGA-Entwicklungsboard, Board AC7Z020

Verweise

• Bedienungsanleitung