MICROCHIP DS50003319C-13 Ethernet HDMI TX IP-Benutzerhandbuch

Das High-Definition Multimedia Interface (HDMI)-Transmitter-IP von Microchip unterstützt die Übertragung von Video- und Audiopaketdaten, die in der HDMI-Standardspezifikation beschrieben sind.

HDMI verwendet Transition Minimized Differential Signaling (TMDS), um große Mengen digitaler Daten effizient über lange Kabelstrecken zu übertragen und so eine schnelle, serielle und zuverlässige digitale Signalübertragung zu gewährleisten. Eine TMDS-Verbindung besteht aus einem einzigen Taktkanal und drei Datenkanälen. Der Videopixeltakt wird auf dem TMDS-Taktkanal übertragen, was dabei hilft, die Signale synchron zu halten. Videodaten werden als 24-Bit-Pixel auf den drei TMDS-Datenkanälen übertragen, wobei jeder Datenkanal für die roten, grünen und blauen Farbkomponenten vorgesehen ist. Audiodaten werden als 8-Bit-Pakete auf dem grünen und roten TMDS-Kanal übertragen.

Der TMDS-Encoder ermöglicht die Übertragung serieller Daten mit hoher Geschwindigkeit und minimiert gleichzeitig das Potenzial für elektromagnetische Störungen (EMI) über Kupferkabel, indem er die Anzahl der Übergänge minimiert (wodurch die Störungen zwischen den Kanälen verringert werden) und einen Gleichstromausgleich (DC) auf den Kabeln erreicht, indem er die Anzahl der Einsen und Nullen auf der Leitung nahezu gleich hält.

HDMI TX IP ist für die Verwendung zusammen mit PolarFire konzipiert® SoC- und PolarFire-Gerätetransceiver. Das IP ist mit HDMI 1.4 und HDMI 2.0 kompatibel und unterstützt bis zu 60 Bilder pro Sekunde bei einer maximalen Bandbreite von 18 Gbit/s. Das IP verwendet einen TMDS-Encoder, der die 8-Bit-Videodaten pro Kanal und das Audiopaket in die 10-Bit-DC-symmetrische und übergangsminimierte Sequenz umwandelt. Diese wird dann seriell mit einer Rate von 10 Bit pro Pixel und Kanal übertragen. Während der Videoaustastperiode werden Steuertoken übertragen. Diese Token werden basierend auf den Hsync- und Vsync-Signalen generiert. Während der Dateninselperiode wird das Audiopaket als 10-Bit-Paket auf dem roten und grünen Kanal übertragen.

Benutzerhandbuch

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Zusammenfassung

Die folgende Tabelle bietet eine Zusammenfassung der HDMI TX IP-Eigenschaften.

Tabelle 1. HDMI TX IP-Eigenschaften

Core-Version	Dieses Benutzerhandbuch unterstützt HDMI TX IP v5.2.0
Unterstützt Gerätefamilien	• PolarFire® SoC • PolarFire
Unterstützter Tool-Flow	Erfordert Libero® SoC v11.4 oder spätere Versionen
Unterstützt Schnittstellen	Vom HDMI TX IP unterstützte Schnittstellen sind: • AXI4-Stream – Dieser Kern unterstützt AXI4-Stream an den Eingangsports. Wenn IP in diesem Modus konfiguriert ist, verwendet es AXI4 Stream-Standardsignale als Eingänge. • AXI4-Lite-Konfigurationsschnittstelle – Dieser Core unterstützt die AXI4-Lite-Konfigurationsschnittstelle für 4Kp60-Anforderungen. In diesem Modus werden IP-Eingänge von SoftConsole bereitgestellt. • Einheimisch – In diesem Modus verwendet IP native Video- und Audiosignale als Eingaben.
Lizenzierung	HDMI TX IP wird mit den folgenden zwei Lizenzoptionen bereitgestellt: • Verschlüsselt: Für den Kern wird vollständig verschlüsselter RTL-Code bereitgestellt. Er ist kostenlos mit jeder Libero-Lizenz erhältlich und ermöglicht die Instanziierung des Kerns mit SmartDesign. Sie können Simulation, Synthese und Layout durchführen und den FPGA-Silizium mit der Libero-Designsuite programmieren. • RTL: Der vollständige RTL-Quellcode ist lizenzgebunden und muss separat erworben werden.

Merkmale

HDMI TX IP hat die folgenden Funktionen:

• Kompatibel für HDMI 2.0 und 1.4b

• Unterstützt ein oder vier Symbole/Pixel pro Takteingang

• Unterstützt Auflösungen bis zu 3840 x 2160 bei 60 fps

• Unterstützt 8, 10, 12 und 16-Bit Farbtiefe

• Unterstützt Farbformate wie RGB, YUV 4:2:2 und YUV 4:4:4

• Unterstützt Audio mit bis zu 32 Kanälen

• Unterstützt das Kodierungsschema – TMDS

• Unterstützt native und AXI4 Stream Video- und Audiodatenschnittstelle

• Unterstützt native und AXI4-Lite-Konfigurationsschnittstelle zur Parameteränderung

Installationsanleitung

Der IP-Core muss im IP-Katalog von Libero installiert werden® SoC-Software wird automatisch über die IP-Katalog-Aktualisierungsfunktion in der Libero SoC-Software heruntergeladen oder manuell aus dem Katalog. Sobald der IP-Kern im IP-Katalog der Libero SoC-Software installiert ist, wird er in SmartDesign konfiguriert, generiert und instanziiert, um in das Libero-Projekt aufgenommen zu werden.

Benutzerhandbuch

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Ressourcennutzung (Stelle eine Frage)

HDMI TX IP ist in PolarFire implementiert® FPGA (MPF300T – 1FCG1152I-Paket).

In der folgenden Tabelle sind die genutzten Ressourcen aufgeführt, wenn g_PIXELS_PER_CLK = 1PXL.

Tabelle 2. Ressourcennutzung für 1PXL

	g_COLOR_FORMAT g_BITS_PER_COMPONENT (Bits)	g_AUX_CHANNEL_ENABLE g_4K60_SUPPORT Stoff		4LUT	Stoff DFF	Schnittstelle 4LUT	Schnittstelle DFF	uSRAM (64×12)
RGB	8	Aktivieren	Deaktivieren	787	514	108	108	9
	8	Deaktivieren	Deaktivieren	819	502	108	108	9
	10	Deaktivieren	Deaktivieren	1070	849	156	156	13
	12	Deaktivieren	Deaktivieren	1084	837	156	156	13
	16	Deaktivieren	Deaktivieren	1058	846	156	156	13
YCbCr422	8	Deaktivieren	Deaktivieren	696	473	96	96	8
YCbCr444	8	Deaktivieren	Deaktivieren	819	513	108	108	9
	10	Deaktivieren	Deaktivieren	1068	849	156	156	13
	12	Deaktivieren	Deaktivieren	1017	837	156	156	13
	16	Deaktivieren	Deaktivieren	1050	845	156	156	13

In der folgenden Tabelle sind die genutzten Ressourcen aufgeführt, wenn g_PIXELS_PER_CLK = 4PXL.

Tabelle 3. Ressourcennutzung für 4PXL

	g_COLOR_FORMAT g_BITS_PER_COMPONENT (Bits)	g_AUX_CHANNEL_ENABLE g_4K60_SUPPORT Stoff		4LUT	Stoff DFF	Schnittstelle 4LUT	Schnittstelle DFF	uSRAM (64×12)
RGB	8	Deaktivieren	Aktivieren	4078	2032	144	144	12
		Aktivieren	Deaktivieren	1475	2269	144	144	12
		Deaktivieren	Deaktivieren	1393	1092	144	144	12
	10	Deaktivieren	Deaktivieren	2151	1635	264	264	22
	12	Deaktivieren	Deaktivieren	1909	1593	264	264	22
	16	Deaktivieren	Deaktivieren	1645	1284	264	264	22
YCbCr422	8	Deaktivieren	Deaktivieren	1265	922	144	144	12
YCbCr444	8	Deaktivieren	Deaktivieren	1119	811	144	144	12
	10	Deaktivieren	Deaktivieren	2000	1627	264	264	22
	12	Deaktivieren	Deaktivieren	1909	1585	264	264	22
	16	Deaktivieren	Deaktivieren	1604	1268	264	264	22

Benutzerhandbuch

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HDMI TX IP-Konfigurator

1. HDMI TX IP-Konfigurator (Stelle eine Frage)

Dieser Abschnitt bietet einen Überblickview der HDMI TX Configurator-Schnittstelle und ihrer verschiedenen Komponenten.

Der HDMI TX-Konfigurator bietet eine grafische Benutzeroberfläche zum Einrichten des HDMI TX-Kerns für spezifische Anforderungen an die Videoübertragung. Mit diesem Konfigurator kann der Benutzer Parameter wie Bits pro Komponente, Farbformat, Anzahl der Pixel, Audiomodus, Schnittstelle, Testbench und Lizenz auswählen. Es ist wichtig, diese Einstellungen richtig anzupassen, um eine effektive Übertragung von Videodaten über HDMI sicherzustellen.

Die Benutzeroberfläche des HDMI TX-Konfigurators besteht aus verschiedenen Dropdown-Menüs und Optionen, mit denen Benutzer die HDMI-Übertragungseinstellungen anpassen können. Die wichtigsten Konfigurationen werden in Tabelle 3-1.

Die folgende Abbildung bietet eine detaillierte view der HDMI TX Configurator-Schnittstelle.

Abbildung 1-1. HDMI TX IP-Konfigurator

Die Schnittstelle umfasst außerdem die Schaltflächen „OK“ und „Abbrechen“ zum Bestätigen oder Verwerfen der vorgenommenen Konfigurationen.

Benutzerhandbuch

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Hardware-Implementierung

2. Hardware-Implementierung (Stelle eine Frage)

HDMI Transmitter (TX) besteht aus zweitages:

• Eine XOR/XNOR-Operation, die die Anzahl der Übergänge minimiert

• Ein INV/NONINV, das die Disparität (DC-Balance) minimiert. Die zusätzlichen zwei Bits werden an dieser Stelle hinzugefügt.tage des Betriebs. Steuerdaten (hsync und vsync) werden in vier möglichen Kombinationen auf 10 Bit kodiert, um dem Empfänger zu helfen, seine Uhr mit der Senderuhr zu synchronisieren. Ein Transceiver muss zusammen mit dem HDMI TX IP verwendet werden, um die 10 Bit (1-Pixel-Modus) oder 40 Bit (4-Pixel-Modus) zu serialisieren.

Der Konfigurator zeigt auch eine Darstellung des HDMI Tx-Kerns mit der Bezeichnung HDMI_TX_0 an, die die verschiedenen Eingangs- und Ausgangsverbindungen angibt, die mit dem Kern verbunden sind. Es gibt drei Modi für die HDMI TX-Schnittstelle, die im Folgenden erläutert werden:

RGB-Farbformatmodus

Die Ports von HDMI TX IP für ein Pixel pro Takt, wenn der Audiomodus aktiviert ist und das Farbformat RGB für PolarFire ist® Geräte werden in der folgenden Abbildung gezeigt. Eine visuelle Darstellung der Ports des HDMI Tx-Kerns wie folgt:

• Steuertaktsignale sind R_CLK_LOCK, G_CLK_LOCK und B_CLK_LOCK. Taktsignale sind R_CLK_I, G_CLK_I und B_CLK_I.

• Datenkanäle, einschließlich DATA_R_I, DATA_G_I und DATA_B_I.

• Zusätzliche Datensignale sind AUX_DATA_R_I und AUX_DATA_G_I.

Abbildung 2-1. HDMI TX IP-Blockdiagramm (RGB-Farbformat)

Weitere Informationen zu E/A-Signalen für das RGB-Farbformat finden Sie unter Tabelle 3-2.

YCbCr444 Farbformatmodus

Die Ports von HDMI TX IP für ein Pixel pro Takt, wenn der Audiomodus aktiviert ist und das Farbformat YCbCr444 ist, werden in der folgenden Abbildung angezeigt. Eine visuelle Darstellung der Ports des HDMI Tx-Kerns ist wie folgt:

• Steuersignale sind Y_CLK_LOCK, Cb_CLK_LOCK und Cr_CLK_LOCK.

• Taktsignale sind Y_CLK_I, Cb_CLK_I und Cr_CLK_I.

Benutzerhandbuch

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Hardware-Implementierung

• Datenkanäle, einschließlich DATA_Y_I, DATA_Cb_I und DATA_Cr_I.

• Zusätzliche Dateneingangssignale sind AUX_DATA_Y_I und AUX_DATA_C_I.

Abbildung 2-2. HDMI TX IP-Blockdiagramm (YCbCr444-Farbformat)

Weitere Informationen zu E/A-Signalen für das Farbformat YCbCr444 finden Sie unter Tabelle 3-6. YCbCr422 Farbformatmodus

Die Ports von HDMI TX IP für ein Pixel pro Takt, wenn der Audiomodus aktiviert ist und das Farbformat YCbCr422 ist, werden in der folgenden Abbildung angezeigt. Eine visuelle Darstellung der Ports des HDMI Tx-Kerns ist wie folgt:

• Steuersignale sind LANE1_CLK_LOCK, LANE2_CLK_LOCK und LANE3_CLK_LOCK. • Taktsignale sind LANE1_CLK_I, LANE2_CLK_I und LANE3_CLK_I.

• Datenkanäle, einschließlich DATA_Y_I und DATA_C_I.

Benutzerhandbuch

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Hardware-Implementierung

Abbildung 2-3. HDMI TX IP-Blockdiagramm (YCbCr422-Farbformat)

Weitere Informationen zu E/A-Signalen für das Farbformat YCbCr422 finden Sie unter Tabelle 3-7 Benutzerhandbuch

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HDMI TX-Parameter und Schnittstellensignale

3. HDMI TX-Parameter und Schnittstellensignale (Stelle eine Frage)

In diesem Abschnitt werden die Parameter im HDMI TX-GUI-Konfigurator und die E/A-Signale erläutert. 3.1 Konfigurationsparameter (Stelle eine Frage)

In der folgenden Tabelle sind die Konfigurationsparameter im HDMI TX IP aufgeführt.

Tabelle 3-1. Konfigurationsparameter

Parametername	Beschreibung
Farbformat	Definiert den Farbraum. Unterstützt die folgenden Farbformate: • RGB • YCbCr422 • YCbCr444
Anzahl der Bits pro Komponente	Gibt die Anzahl der Bits pro Farbkomponente an. Unterstützt 8, 10, 12 und 16 Bits pro Komponente.
Anzahl der Pixel	Gibt die Anzahl der Pixel pro Takteingang an: • Pixel pro Takt = 1 • Pixel pro Takt = 4
4Kp60-Unterstützung	Unterstützung für 4K-Auflösung bei 60 Bildern pro Sekunde: • Wenn 1, 4Kp60-Unterstützung aktiviert ist • Wenn 0, ist die 4Kp60-Unterstützung deaktiviert
Audiomodus	Konfiguriert den Audioübertragungsmodus. Audiodaten für R- und G-Kanal: • Aktivieren • Deaktivieren
Schnittstelle	Nativer und AXI-Stream
Prüfstand	Ermöglicht die Auswahl einer Testbench-Umgebung. Unterstützt die folgenden Testbench-Optionen: • Benutzer • Keiner
Lizenz	Gibt den Lizenztyp an. Bietet die folgenden zwei Lizenzoptionen: • RTL • Verschlüsselt

3.2 Häfen (Stelle eine Frage)

In der folgenden Tabelle sind die Eingangs- und Ausgangsanschlüsse der HDMI TX IP-Schnittstelle für die native Schnittstelle aufgeführt, wenn der Audiomodus aktiviert und das Farbformat RGB ist.

Tabelle 3-2. Eingangs- und Ausgangssignale

Signalname	Richtung	Breite	Beschreibung
SYS_CLK_I	Eingang	1-Bit	Systemuhr, normalerweise dieselbe Uhr wie die des Anzeigecontrollers
RESET_N_I	Eingang	1-Bit	Asynchrones Active-Low-Reset-Signal
VIDEO_DATA_VALID_I	Eingang	1-Bit	Gültige Eingabe für Videodaten
AUDIO_DATA_VALID_I	Eingang	1-Bit	Gültige Eingabe für Audiopaketdaten
R_CLK_I	Eingang	1-Bit	TX-Uhr für „R“-Kanal von XCVR
R_CLK_LOCK	Eingang	1-Bit	TX_CLK_STABLE für R-Kanal von XCVR
G_CLK_I	Eingang	1-Bit	TX-Uhr für „G“-Kanal von XCVR
G_CLK_LOCK	Eingang	1-Bit	TX_CLK_STABLE für G-Kanal von XCVR
B_CLK_I	Eingang	1-Bit	TX-Uhr für „B“-Kanal von XCVR

Benutzerhandbuch

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HDMI TX-Parameter und Schnittstellensignale

………..fortgesetzt Signalname Richtung Breite Beschreibung
B_CLK_LOCK	Eingang	1-Bit	TX_CLK_STABLE für B-Kanal von XCVR
H_SYNC_I	Eingang	1-Bit	Horizontaler Synchronimpuls
V_SYNC_I	Eingang	1-Bit	Vertikaler Synchronimpuls
PACKET_HEADER_I	Eingang	PIXEL_PRO_CLK*1	Paketheader für Audiopaketdaten
DATEN_R_I	Eingang	PIXEL_PRO_CLK*8	Geben Sie „R“-Daten ein
DATA_G_I	Eingang	PIXEL_PRO_CLK*8	Geben Sie „G“-Daten ein
DATEN_B_I	Eingang	PIXEL_PRO_CLK*8	Geben Sie „B“-Daten ein
AUX_DATA_R_I	Eingang	PIXEL_PRO_CLK*4	Audiopaket „R“-Kanaldaten
AUX_DATA_G_I	Eingang	PIXEL_PRO_CLK*4	Audiopaket „G“-Kanaldaten
TMDS_R_O	Ausgabe	PIXEL_PRO_CLK*10	Kodierte „R“-Daten
TMDS_G_O	Ausgabe	PIXEL_PRO_CLK*10	Kodierte „G“-Daten
TMDS_B_O	Ausgabe	PIXEL_PRO_CLK*10	Kodierte „B“-Daten

In der folgenden Tabelle sind die Ports für die AXI4-Stream-Schnittstelle mit aktiviertem Audio aufgeführt.

Tabelle 3-3. Eingabe- und Ausgabeports für die AXI4-Stream-Schnittstelle

Anschlussname Typ		Breite	Beschreibung
TDATA_I	Eingang	3g_BITS_PER_COMPONENTg_PIXELS_PER_CLK Eingabevideodaten
TVALID_I	Eingang	1-Bit	Gültiges Eingangsvideo
TREADY_O Ausgang 1 Bit			Signal „Slave bereit“ ausgeben
TUSER_I	Eingang	PIXEL_PRO_CLK*9 + 5	Bit 0 = unbenutzt Bit 1 = VSYNC Bit 2 = HSYNC Bit 3 = unbenutzt Bit [3 + g_PIXELS_PER_CLK: 4] = Paketheader Bit [4 + g_PIXELS_PER_CLK] = Audiodaten gültig Bit [(5 * g_PIXELS_PER_CLK) + 4: (1g_PIXELS_PER_CLK) + 5] = Audio-G-Daten Bit [(9 g_PIXELS_PER_CLK) + 4: (5*g_PIXELS_PER_CLK) + 5] = Audio-R-Daten

In der folgenden Tabelle sind die Eingangs- und Ausgangsports der HDMI TX IP-Schnittstelle für die native Schnittstelle aufgeführt, wenn der Audiomodus deaktiviert ist.

Tabelle 3-4. Eingangs- und Ausgangssignale

Signalname	Richtung	Breite	Beschreibung
SYS_CLK_I	Eingang	1-Bit	Systemuhr, normalerweise dieselbe Uhr wie die des Anzeigecontrollers
RESET_N_I	Eingang	1-Bit	Asynchrones aktives -niedriges Resetsignal
VIDEO_DATA_VALID_I	Eingang	1-Bit	Gültige Eingabe für Videodaten
R_CLK_I	Eingang	1-Bit	TX-Uhr für „R“-Kanal von XCVR
R_CLK_LOCK	Eingang	1-Bit	TX_CLK_STABLE für R-Kanal von XCVR
G_CLK_I	Eingang	1-Bit	TX-Uhr für „G“-Kanal von XCVR
G_CLK_LOCK	Eingang	1-Bit	TX_CLK_STABLE für G-Kanal von XCVR
B_CLK_I	Eingang	1-Bit	TX-Uhr für „B“-Kanal von XCVR
B_CLK_LOCK	Eingang	1-Bit	TX_CLK_STABLE für B-Kanal von XCVR
H_SYNC_I	Eingang	1-Bit	Horizontaler Synchronimpuls
V_SYNC_I	Eingang	1-Bit	Vertikaler Synchronimpuls
DATEN_R_I	Eingang	PIXEL_PRO_CLK*8	Geben Sie „R“-Daten ein

Benutzerhandbuch

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HDMI TX-Parameter und Schnittstellensignale

………..fortgesetzt Signalname Richtung Breite Beschreibung
DATA_G_I	Eingang	PIXEL_PRO_CLK*8	Geben Sie „G“-Daten ein
DATEN_B_I	Eingang	PIXEL_PRO_CLK*8	Geben Sie „B“-Daten ein
TMDS_R_O	Ausgabe	PIXEL_PRO_CLK*10	Kodierte „R“-Daten
TMDS_G_O	Ausgabe	PIXEL_PRO_CLK*10	Kodierte „G“-Daten
TMDS_B_O	Ausgabe	PIXEL_PRO_CLK*10	Kodierte „B“-Daten

Die folgende Tabelle listet die Ports für die AXI4 Stream-Schnittstelle auf.

Tabelle 3-5. Eingabe- und Ausgabeports für die AXI4-Stream-Schnittstelle

Anschlussname	Typ	Breite	Beschreibung
TDATA_I_VIDEO	Eingang	3g_BITS_PRO_KOMPONENTEg_PIXEL_PRO_CLK	Eingabevideodaten
TVALID_I_VIDEO	Eingang	1-Bit	Gültiges Eingangsvideo
TREADY_O_VIDEO	Ausgabe	1-Bit	Signal „Slave bereit“ ausgeben
TUSER_I_VIDEO	Eingang	4 Bit	Bit 0 = unbenutzt Bit 1 = VSYNC Bit 2 = HSYNC Bit 3 = unbenutzt

Die folgende Tabelle listet die Ports für den YCbCr444-Modus auf, wenn der Audiomodus aktiviert ist.

Tabelle 3-6. Eingang und Ausgang für YCbCr444-Modus und Audiomodus aktiviert

Signalname	Richtung Breite		Beschreibung
SYS_CLK_I	Eingang	1-Bit	Systemuhr, normalerweise dieselbe Uhr wie die des Anzeigecontrollers
RESET_N_I	Eingang	1-Bit	Asynchrones Active-Low-Reset-Signal
VIDEO_DATA_VALID_I-Eingabe		1-Bit	Gültige Eingabe für Videodaten
AUDIO_DATA_VALID_I-Eingabe		1-Bit	Gültige Eingabe für Audiopaketdaten
Y_CLK_I	Eingang	1-Bit	TX-Uhr für „Y“-Kanal von XCVR
Y_CLK_LOCK	Eingang	1-Bit	TX_CLK_STABLE für Y-Kanal von XCVR
Cb_CLK_I	Eingang	1-Bit	TX-Uhr für „Cb“-Kanal von XCVR
Cb_CLK_LOCK	Eingang	1-Bit	TX_CLK_STABLE für Cb-Kanal von XCVR
Cr_CLK_I	Eingang	1-Bit	TX-Uhr für „Cr“-Kanal von XCVR
Cr_CLK_LOCK	Eingang	1-Bit	TX_CLK_STABLE für Cr-Kanal von XCVR
H_SYNC_I	Eingang	1-Bit	Horizontaler Synchronimpuls
V_SYNC_I	Eingang	1-Bit	Vertikaler Synchronimpuls
PACKET_HEADER_I	Eingang	PIXEL_PRO_CLK*1	Paketheader für Audiopaketdaten
DATA_Y_I	Eingang	PIXEL_PRO_CLK*8	Geben Sie „Y“-Daten ein
DATA_Cb_I	Eingang	PIXELS_PER_CLK*DATA_WIDTH Eingabe „Cb“-Daten
DATA_Cr_I	Eingang	PIXELS_PER_CLK*DATA_WIDTH Geben Sie „Cr“-Daten ein
AUX_DATA_Y_I	Eingang	PIXEL_PRO_CLK*4	Audiopaket „Y“-Kanaldaten
AUX_DATA_C_I	Eingang	PIXEL_PRO_CLK*4	Audiopaket „C“-Kanaldaten
TMDS_R_O	Ausgabe	PIXEL_PRO_CLK*10	Kodierte „Cb“-Daten
TMDS_G_O	Ausgabe	PIXEL_PRO_CLK*10	Kodierte „Y“-Daten
TMDS_B_O	Ausgabe	PIXEL_PRO_CLK*10	Kodierte „Cr“-Daten

Die folgende Tabelle listet die Ports für den YCbCr422-Modus auf, wenn der Audiomodus aktiviert ist.

Benutzerhandbuch

DS50003319C – 11

HDMI TX-Parameter und Schnittstellensignale

Tabelle 3-7. Eingang und Ausgang für YCbCr422-Modus und Audiomodus aktiviert

Signalname	Richtung Breite		Beschreibung
SYS_CLK_I	Eingang	1-Bit	Systemuhr, normalerweise dieselbe Uhr wie die des Anzeigecontrollers
RESET_N_I	Eingang	1-Bit	Asynchrones aktives Low-Reset-Signal
VIDEO_DATA_VALID_I-Eingabe		1-Bit	Gültige Eingabe für Videodaten
SPUR1_CLK_I	Eingang	1-Bit	TX-Takt für Kanal „Lane von XCVE Lane 1“ von XCVR
SPUREN1_CLK_LOCK	Eingang	1-Bit	TX_CLK_STABLE für Spur von XCVE Spur 1
SPUR2_CLK_I	Eingang	1-Bit	TX-Takt für Kanal „Lane von XCVE Lane 2“ von XCVR
SPUREN2_CLK_LOCK	Eingang	1-Bit	TX_CLK_STABLE für Spur von XCVE Spur 2
SPUR3_CLK_I	Eingang	1-Bit	TX-Takt für Kanal „Lane von XCVE Lane 3“ von XCVR
SPUREN3_CLK_LOCK	Eingang	1-Bit	TX_CLK_STABLE für Spur von XCVE Spur 3
H_SYNC_I	Eingang	1-Bit	Horizontaler Synchronimpuls
V_SYNC_I	Eingang	1-Bit	Vertikaler Synchronimpuls
PACKET_HEADER_I	Eingang	PIXEL_PRO_CLK*1	Paketheader für Audiopaketdaten
DATA_Y_I	Eingang	PIXELS_PER_CLK*DATA_WIDTH Eingabe „Y“-Daten
DATA_C_I	Eingang	PIXELS_PER_CLK*DATA_WIDTH Eingabe „C“-Daten
AUX_DATA_Y_I	Eingang	PIXEL_PRO_CLK*4	Audiopaket „Y“-Kanaldaten
AUX_DATA_C_I	Eingang	PIXEL_PRO_CLK*4	Audiopaket „C“-Kanaldaten
TMDS_R_O	Ausgabe	PIXEL_PRO_CLK*10	Kodierte „C“-Daten
TMDS_G_O	Ausgabe	PIXEL_PRO_CLK*10	Kodierte „Y“-Daten
TMDS_B_O	Ausgabe	PIXEL_PRO_CLK*10	Verschlüsselte Daten im Zusammenhang mit Synchronisierungsinformationen

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DS50003319C – 12

Registrieren Sie Karte und Beschreibungen

4. Registrieren Sie Karte und Beschreibungen (Stelle eine Frage)

Versatz	Name	Bit-Pos.	7	6	5	4	3	2	1	0
0 x 00	SCRAMBLER_IP_EN	7:0								START
		15:8
		23:16
		31:24
0 x 04	XCVR_DATA_LANE_ 0_SEL	7:0							START[1:0]
		15:8
		23:16
		31:24

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DS50003319C – 13

Registrieren Sie Karte und Beschreibungen

4.1 SCRAMBLER_IP_EN (Stelle eine Frage)

Name: SCRAMBLER_IP_EN

Versatz: 0x000

Zurücksetzen: 0x0

Eigenschaft: Nur Schreiben

Scrambler Enable Control Register. Dieses Register muss geschrieben werden, um 4kp60-Unterstützung für die HDMI TX IP zu erhalten.

Bit 31 30 29 28 27 26 25 24

Zugang

Zurücksetzen

Bit 23 22 21 20 19 18 17 16

Zugang

Zurücksetzen

Bit 15 14 13 12 11 10 9 8

Zugang

Zurücksetzen

Bit 7 6 5 4 3 2 1 0

START

Zugriff W Reset 0

Bit 0 – START Das Schreiben von „1“ in dieses Bit initiiert die Aktivierung der Scrambler-Datenübertragung. HDMI 2.0 verwendet eine Form der Verschlüsselung, die als 8b/10b-Kodierung bekannt ist. Dieses Kodierungsschema wird verwendet, um Daten zuverlässig und effizient über die HDMI-Schnittstelle zu übertragen.

Benutzerhandbuch

DS50003319C – 14

Registrieren Sie Karte und Beschreibungen

4.2 XCVR_DATA_LANE_0_SEL (Stelle eine Frage)

Name: XCVR_DATA_LANE_0_SEL

Versatz: 0x004

Zurücksetzen: 0x1

Eigenschaft: Nur Schreiben

Das Register XCVR_DATA_LANE_0_SEL wählt die Daten aus, die von HDMI TX IP zum XCVR übertragen werden müssen, um den Takt für Full HD, 4kp30, 4kp60 zu erhalten.

Bit 31 30 29 28 27 26 25 24

Zugang

Zurücksetzen

Bit 23 22 21 20 19 18 17 16

Zugang

Zurücksetzen

Bit 15 14 13 12 11 10 9 8

Zugang

Zurücksetzen

Bit 7 6 5 4 3 2 1 0

START[1:0]

Zugang WW Reset 0 1

Bits 1:0 – START[1:0] Das Schreiben von „10“ in diese Bits initiiert die Aktivierung von 4KP60 und die XCVR-Datenrate wird als FFFFF_00000 angegeben.

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DS50003319C – 15

Prüfstandssimulation

5. Prüfstandssimulation (Stelle eine Frage)

Testbench dient zum Überprüfen der Funktionalität des HDMI TX-Kerns. Testbench funktioniert nur in nativer Schnittstelle mit 1 Pixel pro Takt und aktiviertem Audiomodus.

In der folgenden Tabelle sind die Parameter aufgelistet, die je nach Anwendung konfiguriert werden.

Tabelle 5-1. Testbench-Konfigurationsparameter

Name	Standardparameter
Farbformat (g_COLOR_FORMAT)	RGB
Bits pro Komponente (g_BITS_PER_COMPONENT)	8
Anzahl der Pixel (g_PIXELS_PER_CLK)	1
4Kp60-Unterstützung (g_4K60_SUPPORT)	0
Audiomodus (g_AUX_CHANNEL_ENABLE)	1 (Aktivieren)
Schnittstelle (G_FORMAT)	0 (Deaktivieren)

Um den Kern mithilfe des Testbench zu simulieren, führen Sie die folgenden Schritte aus:

1. Erweitern Sie im Fenster „Design Flow“ die Option „Design erstellen“.

2. Klicken Sie mit der rechten Maustaste auf „SmartDesign Testbench erstellen“ und klicken Sie dann auf „Ausführen“, wie in der folgenden Abbildung gezeigt. Abbildung 5-1. Erstellen der SmartDesign Testbench

3. Geben Sie einen Namen für die SmartDesign-Testbench ein und klicken Sie dann auf OK.

Abbildung 5-2. Benennung der SmartDesign Testbench

Die SmartDesign-Testbench wird erstellt, und rechts neben dem Design-Flow-Bereich wird eine Leinwand angezeigt.

Benutzerhandbuch

DS50003319C – 16

Prüfstandssimulation

4. Navigieren Sie zu Libero® SoC-Katalog, wählen Sie View > Windows > IP-Katalog und erweitern Sie dann Solutions Video. Doppelklicken Sie auf HDMI TX IP (v5.2.0) und klicken Sie dann auf OK.

5. Wählen Sie im Fenster „Parameterkonfigurator“ den erforderlichen Wert für die Pixelanzahl aus, wie in der folgenden Abbildung gezeigt.

Abbildung 5-3. Parameterkonfiguration

6. Wählen Sie alle Ports aus, klicken Sie mit der rechten Maustaste und wählen Sie „Auf oberste Ebene hochstufen“.

7. Klicken Sie in der SmartDesign-Symbolleiste auf „Komponente generieren“.

8. Klicken Sie auf der Registerkarte Stimulus Hierarchy mit der rechten Maustaste auf HDMI_TX_TB testbench fileund klicken Sie dann auf „Pre-Synth-Design simulieren“ > „Interaktiv öffnen“.

Der ModelSim® Das Tool wird mit der Testbench geöffnet, wie in der folgenden Abbildung dargestellt. Abbildung 5-4. ModelSim-Tool mit HDMI TX-Testbench File

Wichtig: Wird die Simulation aufgrund der im DO fileverwenden Sie die laufen -alle Befehl, um die Simulation abzuschließen.

Benutzerhandbuch

DS50003319C – 17

Prüfstandssimulation

5.1 Zeitdiagramme (Stelle eine Frage)

Das folgende Zeitdiagramm für HDMI TX IP zeigt Videodaten- und Steuerdatenperioden für 1 Pixel pro Takt.

Abbildung 5-5. HDMI TX IP-Zeitdiagramm der Videodaten für 1 Pixel pro Takt

Das folgende Diagramm zeigt die vier Kombinationen der Steuerdaten.

Abbildung 5-6. HDMI TX IP-Zeitdiagramm der Steuerdaten für 1 Pixel pro Takt

Benutzerhandbuch

DS50003319C – 18

Systemintegration

6. Systemintegration (Stelle eine Frage)

Dieser Abschnitt zeigt alsample Designbeschreibung.

Die folgende Tabelle listet die Konfigurationen von PF XCVR, PF TX PLL und PF CCC auf.

Tabelle 6-1. PF XCVR-, PF TX PLL- und PF CCC-Konfigurationen

Auflösung		Bitbreite PF XCVR-Konfiguration			PF TX PLL-Konfiguration		PF CCC-Konfiguration
Auflösung		TX-Daten Rate	TX-Uhr Division Faktor	TX-STK Stoff Breite	Gewünscht Ausgangsbittakt	Referenz Uhr Frequenz	Eingang Frequenz	Ausgabe Frequenz
1PXL (1080p60) 8		1485	4	10	5940	148.5	NA	NA
1PXL (1080p30) 10		925	4	10	3700	148.5	92.5	74
	12	1113.75	4	10	4455	148.5	111.375	74.25
	16	1485	4	10	5940	148.5	148.5	74.25
4PXL (1080p60) 10		1860	4	40	7440	148.5	46.5	37.2
	12	2229	4	40	8916	148.5	55.725	37.15
	16	2970	2	40	5940	148.5	74.25	37.125
4PXL (4Kp30)	8	2970	2	40	5940	148.5	NA	NA
	10	3712.5	2	40	7425	148.5	92.812	74.25
	12	4455	1	40	4455	148.5	111.375	74.25
	16	5940	1	40	5940	148.5	148.5	74.25
4PXL (4Kp60)	8	5940	1	40	5940	148.5	NA	NA

HDMI-S-Buchseample Design, wenn konfiguriert in g_BITS_PER_COMPONENT = 8-bit und

g_PIXELS_PER_CLK = 1 PXL-Modus, wird in der folgenden Abbildung dargestellt.

Abbildung 6-1. HDMI-S-Buchseampdas Design

HDMI_TX_C0_0

PF_INIT_MONITOR_C0_0

FABRIC_POR_N

PCIE_INIT_DONE

USRAM_INIT_DONE

SRAM_INIT_DONE

DEVICE_INIT_DONE

XCVR_INIT_DONE

USRAM_INIT_FROM_SNVM_DONE

USRAM_INIT_FROM_UPROM_DONE

USRAM_INIT_FROM_SPI_DONE

SRAM_INIT_FROM_SNVM_DONE

SRAM_INIT_FROM_UPROM_DONE

SRAM_INIT_FROM_SPI_DONE

AUTOCALIB_DONE

PF_INIT_MONITOR_C0

CORERESET_PF_C0_0

CLK

EXT_RST_N

BANK_x_VDDI_STATUS

BANK_y_VDDI_STATUS

PLL_POWERDOWN_B

PLL_LOCK

FABRIC_RESET_N

SS_BUSY

INIT_DONE

FF_US_RESTORE

FPGA_POR_N

CORERESET_PF_C0

Display_Controller_C0_0

FRAME_END_O

H_SYNC_O

RESETN_I

V_SYNC_O

SYS_CLK_I

V_ACTIVE_O

ENABLE_I

DATA_TRIGGER_O

H_RES_O[15:0]

V_RES_O[15:0]

Display_Controller_C0

Mustergenerator_Verilog_Muster_0

DATA_VALID_O

SYS_CLK_I

FRAME_END_O

RESET_N_I

LINE_END_O

DATA_DE_I

ROT_O[7:0]

FRAME_END_I

GRÜN_O[7:0]

PATTERN_SEL_I[2:0]

BLAU_O[7:0]

BAYER_O[7:0]

Testmustergenerator C1

PF_XCVR_REF_CLK_C0_0

RESET_N_I

SYS_CLK_I

VIDEO_DATA_VALID_I

R_CLK_I

R_CLK_LOCK

G_CLK_I

G_CLK_LOCK

TMDS_R_O[9:0]

B_CLK_I

TMDS_G_O[9:0]

B_CLK_LOCK

TMDS_B_O[9:0]

V_SYNC_I

XCVR_LANE_0_DATA_O[9:0]

H_SYNC_I

DATEN_R_I[7:0]

DATA_G_I[7:0]

DATA_B_I[7:0]

HDMI_TX_C0

PF_TX_PLL_C0_0

PF_XCVR_ERM_C0_0

PADs_OUT

LANE3_TXD_N

CLKS_FROM_TXPLL_0

LANE3_TXD_P

LANE0_IN

LANE2_TXD_N

LANE0_PCS_ARST_N

LANE2_TXD_P

LANE0_PMA_ARST_N

LANE1_TXD_N

LANE0_TX_DATA[9:0]

LANE1_TXD_P

LANE1_IN

LANE0_TXD_N

LANE1_PCS_ARST_N

LANE0_TXD_P

LANE1_PMA_ARST_N

LANE0_OUT

LANE1_TX_DATA[9:0]

LANE0_TX_CLK_R

LANE2_IN

LANE0_TX_CLK_STABLE

LANE2_PCS_ARST_N

LANE1_OUT

LANE2_PMA_ARST_N

LANE1_TX_CLK_R

LANE2_TX_DATA[9:0]

LANE1_TX_CLK_STABLE

LANE3_IN

LANE2_OUT

LANE3_PCS_ARST_N

LANE2_TX_CLK_R

LANE3_PMA_ARST_N

LANE2_TX_CLK_STABLE

LANE3_TX_DATA[9:0] LANE3_OUTLANE3_TX_CLK_R

LANE3_TX_CLK_STABLE

PF_XCVR_ERM_C0

LANE3_TXD_N LANE3_TXD_P LANE2_TXD_N LANE2_TXD_P LANE1_TXD_N LANE1_TXD_P LANE0_TXD_N LANE0_TXD_P

PATTERN_SEL_I[2:0] REF_CLK_PAD_P REF_CLK_PAD_N

REF_CLK_PAD_P

REF_CLK_PAD_NREF_CLK

REF_CLKPLL_LOCKCLKS_TO_XCVR

PF_XCVR_REF_CLK_C0

PF_TX_PLL_C0

Zum BeispielampBei 8-Bit-Konfigurationen sind die folgenden Komponenten Teil des Designs: • PF_XCVR_ERM (PF_XCVR_ERM_C0_0) ist für eine Datenrate von 1485 Mbit/s im PMA-Modus nur für TX konfiguriert, wobei die Datenbreite auf 10 Bit für den 1pxl-Modus und einen Referenztakt von 148.5 MHz konfiguriert ist, basierend auf den Einstellungen in der vorhergehenden Tabelle.

• Der LANE0_TX_CLK_R-Ausgang von PF_XCVR_ERM_C0_0 wird als 148.5 MHz-Takt generiert, basierend auf den Einstellungen der vorhergehenden Tabelle

• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0 und PF_INIT_MONITOR_C0) werden von LANE0_TX_CLK_R gesteuert, das 148.5 MHz beträgt.

• R_CLK_I, G_CLK_I und B_CLK_I werden jeweils von LANE3_TX_CLK_R, LANE2_TX_CLK_R und LANE1_TX_CLK_R gesteuert.

Benutzerhandbuch

DS50003319C – 19

Systemintegration

Sample Integration für, g_BITS_PER_COMPONENT = 8 und g_PIXELS_PER_CLK = 4. Für ExampIn 8-Bit-Konfigurationen sind die folgenden Komponenten Teil des Designs: • PF_XCVR_ERM (PF_XCVR_ERM_C0_0) ist für eine Datenrate von 2970 Mbit/s im PMA-Modus konfiguriert für

Nur TX, mit einer Datenbreite von 40 Bit für den 1pxl-Modus und einem Referenztakt von 148.5 MHz basierend auf den Einstellungen in der vorhergehenden Tabelle

• Der LANE0_TX_CLK_R-Ausgang von PF_XCVR_ERM_C0_0 wird als 74.25 MHz-Takt generiert, basierend auf den Einstellungen der vorhergehenden Tabelle

• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0 und PF_INIT_MONITOR_C0) werden von LANE0_TX_CLK_R gesteuert, das 148.5 MHz beträgt.

• R_CLK_I, G_CLK_I und B_CLK_I werden jeweils von LANE3_TX_CLK_R, LANE2_TX_CLK_R und LANE1_TX_CLK_R gesteuert.

HDMI-S-BuchseampDas Design ist in der folgenden Abbildung dargestellt, wenn es im PXL-Modus g_BITS_PER_COMPONENT = 12 Bit und g_PIXELS_PER_CLK = 1 konfiguriert ist.

Abbildung 6-2. HDMI-S-Buchseampdas Design

PF_XCVR_ERM_C0_0

PATTERN_SEL_I[2:0]

REF_CLK_PAD_P REF_CLK_PAD_N

PF_CCC_C1_0

REF_CLK_0 OUT0_FABCLK_0PLL_LOCK_0

PF_CCC_C1

PF_INIT_MONITOR_C0_0

CORERESET_PF_C0_0

CLK

EXT_RST_N

BANK_x_VDDI_STATUS

BANK_y_VDDI_STATUS

PLL_POWERDOWN_B

PLL_LOCK

FABRIC_RESET_N

SS_BUSY

INIT_DONE

FF_US_RESTORE

FPGA_POR_N

CORERESET_PF_C0

Display_Controller_C0_0

FRAME_END_O

H_SYNC_O

RESETN_I

V_SYNC_O

SYS_CLK_I

V_ACTIVE_O

ENABLE_I

DATA_TRIGGER_O

H_RES_O[15:0]

V_RES_O[15:0]

Display_Controller_C0

Mustergenerator_Verilog_Muster_0

DATA_VALID_O

SYS_CLK_I

FRAME_END_O

RESET_N_I

LINE_END_O

DATA_DE_I

ROT_O[7:0]

FRAME_END_I

GRÜN_O[7:0]

PATTERN_SEL_I[2:0]

BLAU_O[7:0]

BAYER_O[7:0]

Testmustergenerator C0

PF_XCVR_REF_CLK_C0_0

REF_CLK_PAD_P

REF_CLK_PAD_NREF_CLK

PF_XCVR_REF_CLK_C0

HDMI_TX_0

RESET_N_I

SYS_CLK_I

VIDEO_DATA_VALID_I

R_CLK_I

R_CLK_LOCK

G_CLK_I

G_CLK_LOCK

TMDS_R_O[9:0]

B_CLK_I

TMDS_G_O[9:0]

B_CLK_LOCK

TMDS_B_O[9:0]

V_SYNC_I

XCVR_LANE_0_DATA_O[9:0]

H_SYNC_I

DATEN_R_I[11:0]

DATEN_R_I[11:4]

DATA_G_I[11:0]

DATA_G_I[11:4]

DATA_B_I[11:0]

DATA_B_I[11:4]

HDMI_TX_C0

PF_TX_PLL_C0_0

PADs_OUT

CLKS_FROM_TXPLL_0

LANE3_TXD_N

LANE0_IN

LANE3_TXD_P

LANE0_PCS_ARST_N

LANE2_TXD_N

LANE0_PMA_ARST_N

LANE2_TXD_P

LANE0_TX_DATA[9:0]

LANE1_TXD_N

LANE1_IN

LANE1_TXD_P

LANE1_PCS_ARST_N

LANE0_TXD_N

LANE1_PMA_ARST_N

LANE0_TXD_P

LANE1_TX_DATA[9:0]

LANE0_OUT

LANE2_IN

LANE1_OUT

LANE2_PCS_ARST_N

LANE1_TX_CLK_R

LANE2_PMA_ARST_N

LANE1_TX_CLK_STABLE

LANE2_TX_DATA[9:0] LANE2_OUTLANE3_IN

LANE2_TX_CLK_R

LANE3_PCS_ARST_N

LANE2_TX_CLK_STABLE

LANE3_PMA_ARST_N

LANE3_OUT

LANE3_TX_DATA[9:0]

LANE3_TX_CLK_R

LANE3_TX_CLK_STABLE

PF_XCVR_ERM_C0

LANE3_TXD_N LANE3_TXD_P LANE2_TXD_N LANE2_TXD_P LANE1_TXD_N LANE1_TXD_P LANE0_TXD_N LANE0_TXD_P

FABRIC_POR_N

PCIE_INIT_DONE

USRAM_INIT_DONE

SRAM_INIT_DONE

DEVICE_INIT_DONE

XCVR_INIT_DONE

USRAM_INIT_FROM_SNVM_DONE

USRAM_INIT_FROM_UPROM_DONE

USRAM_INIT_FROM_SPI_DONE

SRAM_INIT_FROM_SNVM_DONE

SRAM_INIT_FROM_UPROM_DONE

SRAM_INIT_FROM_SPI_DONE

AUTOCALIB_DONE

REF_CLKPLL_LOCKCLKS_TO_XCVR

PF_INIT_MONITOR_C0

PF_TX_PLL_C0

Sample Integration für g_BITS_PER_COMPONENT > 8 und g_PIXELS_PER_CLK = 1. Zum BeispielampBei 12-Bit-Konfigurationen sind die folgenden Komponenten Teil des Designs:

• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) ist für eine Datenrate von 111.375 Mbit/s im PMA-Modus nur für TX konfiguriert, wobei die Datenbreite auf 10 Bit für den 1pxl-Modus und 1113.75 Mbit/s Referenztakt konfiguriert ist, basierend auf dem Tabelle 6-1 Einstellungen

• Der LANE1_TX_CLK_R-Ausgang von PF_XCVR_ERM_C0_0 wird als 111.375 MHz-Takt generiert, basierend auf Tabelle 6-1 Einstellungen

• R_CLK_I, G_CLK_I und B_CLK_I werden jeweils von LANE3_TX_CLK_R, LANE2_TX_CLK_R und LANE1_TX_CLK_R gesteuert.

• PF_CCC_C0 generiert einen Takt mit dem Namen OUT0_FABCLK_0 mit einer Frequenz von 74.25 MHz, wenn der Eingangstakt 111.375 MHz beträgt und von LANE1_TX_CLK_R gesteuert wird.

• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0 und PF_INIT_MONITOR_C0) wird von OUT0_FABCLK_0 gesteuert, das 74.25 MHz beträgt.

Sample Integration für g_BITS_PER_COMPONENT > 8 und g_PIXELS_PER_CLK = 4. Zum BeispielampBei 12-Bit-Konfigurationen sind die folgenden Komponenten Teil des Designs:

• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) ist für eine Datenrate von 4455 Mbit/s im PMA-Modus nur für TX konfiguriert, wobei die Datenbreite für den 40pxl-Modus auf 4 Bit und der Referenztakt 111.375 MHz konfiguriert ist, basierend auf dem Tabelle 6-1 Einstellungen

• Der LANE1_TX_CLK_R-Ausgang von PF_XCVR_ERM_C0_0 wird als 111.375 MHz-Takt generiert, basierend auf Tabelle 6-1 Einstellungen

Benutzerhandbuch

DS50003319C – 20

Systemintegration

• R_CLK_I, G_CLK_I und B_CLK_I werden jeweils von LANE3_TX_CLK_R, LANE2_TX_CLK_R und LANE1_TX_CLK_R gesteuert.

• PF_CCC_C0 generiert einen Takt mit dem Namen OUT0_FABCLK_0 mit einer Frequenz von 74.25 MHz, wenn der Eingangstakt 111.375 MHz beträgt und von LANE1_TX_CLK_R gesteuert wird.

• SYS_CLK_I (HDMI_TX_C0, Display_Controller_C0, pattern_generator_C0, CORERESET_PF_C0 und PF_INIT_MONITOR_C0) wird von OUT0_FABCLK_0 gesteuert, das 74.25 MHz beträgt.

Benutzerhandbuch

DS50003319C – 21

Änderungsverlauf

7. Änderungsverlauf (Stelle eine Frage)

Der Revisionsverlauf beschreibt die Änderungen, die im Dokument vorgenommen wurden. Die Änderungen werden nach Revision aufgelistet, beginnend mit der aktuellsten Veröffentlichung.

Tabelle 7-1. Änderungsverlauf

Revision	Datum	Beschreibung
C	05/2024	Nachfolgend finden Sie die Liste der Änderungen in Revision C des Dokuments: • Aktualisiert Einführung Abschnitt • Ressourcennutzungstabellen für ein Pixel und vier Pixel entfernt und hinzugefügt Tabelle 2 Und Tabelle 3 in 1. Ressourcennutzung Abschnitt • Aktualisiert Tabelle 3-1 im 3.1. Konfigurationsparameter Abschnitt • Hinzugefügt Tabelle 3-6 Und Tabelle 3-7 im 3.2. Häfen Abschnitt • Hinzugefügt 6. Systemintegration Abschnitt
B		09/2022 Nachfolgend finden Sie die Liste der Änderungen in Revision B des Dokuments: • Der Inhalt der Features wurde aktualisiert und Einführung • Hinzugefügt Abbildung 2-2 für deaktivierten Audiomodus • Hinzugefügt Tabelle 3-4 Und Tabelle 3-5 • Aktualisiert die Tabelle 3-2 Und Tabelle 3-3 • Aktualisiert Tabelle 3-1 • Aktualisiert 1. Ressourcennutzung • Aktualisiert Abbildung 1-1 • Aktualisiert Abbildung 5-3
A		04/2022 Nachfolgend finden Sie die Liste der Änderungen in Revision A des Dokuments: • Das Dokument wurde in die Microchip-Vorlage migriert • Die Dokumentnummer wurde von 50003319 auf DS50200863 aktualisiert.
2.0	—	Im Folgenden finden Sie eine Zusammenfassung der Änderungen, die in dieser Revision vorgenommen wurden. • Abschnitte zu hinzugefügten Funktionen und unterstützten Familien
1.0		08/2021 Erstüberarbeitung

Benutzerhandbuch

DS50003319C – 22

Microchip FPGA-Unterstützung

Die Microchip FPGA-Produktgruppe unterstützt ihre Produkte mit verschiedenen Support-Services, darunter Kundendienst, technisches Kunden-Support-Center, a webStandort und weltweite Vertriebsniederlassungen. Kunden wird empfohlen, die Online-Ressourcen von Microchip zu besuchen, bevor sie sich an den Support wenden, da ihre Fragen sehr wahrscheinlich bereits beantwortet wurden.

Wenden Sie sich über das Technical Support Center an webSeite unter www.microchip.com/support. Geben Sie die Teilenummer des FPGA-Geräts an, wählen Sie die entsprechende Gehäusekategorie aus und laden Sie das Design hoch files beim Erstellen eines technischen Support-Falls.

Wenden Sie sich für nicht technischen Produktsupport an den Kundendienst, z. B. Produktpreise, Produkt-Upgrades, Aktualisierungsinformationen, Bestellstatus und Autorisierung.

• Von Nordamerika aus rufen Sie 800.262.1060

• Aus dem Rest der Welt rufen Sie 650.318.4460

• Faxen Sie von überall auf der Welt, 650.318.8044

Mikrochip-Informationen

Der Mikrochip WebWebsite

Microchip bietet Online-Support über unsere webSeite unter www.microchip.com/. Das webWebsite wird verwendet, um files und Informationen für Kunden leicht zugänglich. Einige der verfügbaren Inhalte umfassen:

• Produkt-Support – Datenblätter und Errata, Anwendungshinweise und sampDateiprogramme, Designressourcen, Benutzerhandbücher und Hardware-Supportdokumente, neueste Softwareversionen und archivierte Software

• Allgemeiner technischer Support – Häufig gestellte Fragen (FAQs), Anfragen zum technischen Support, Online-Diskussionsgruppen, Mitgliederliste des Microchip-Designpartnerprogramms

• Geschäft von Microchip – Produktauswahl- und Bestellleitfäden, neueste Pressemitteilungen von Microchip, Auflistung von Seminaren und Veranstaltungen, Auflistung von Microchip-Vertriebsbüros, Distributoren und Fabrikvertretern

Benachrichtigungsservice für Produktänderungen

Der Benachrichtigungsservice für Produktänderungen von Microchip hilft Kunden, die Produkte von Microchip auf dem Laufenden zu halten. Abonnenten erhalten E-Mail-Benachrichtigungen, wenn Änderungen, Aktualisierungen, Überarbeitungen oder Errata in Bezug auf eine bestimmte Produktfamilie oder ein Entwicklungstool von Interesse vorliegen.

Um sich zu registrieren, gehen Sie zu www.microchip.com/pcn und folgen Sie den Registrierungsanweisungen. Kundenservice

Benutzer von Microchip-Produkten können über mehrere Kanäle Unterstützung erhalten: • Distributor oder Vertreter

• Lokales Verkaufsbüro

• Ingenieur für eingebettete Lösungen (ESE)

• Technische Unterstützung

Kunden sollten sich für Unterstützung an ihren Händler, Vertreter oder ESE wenden. Lokale Verkaufsbüros stehen den Kunden ebenfalls zur Verfügung. Eine Liste der Verkaufsbüros und Standorte finden Sie in diesem Dokument.

Technischen Support erhalten Sie über die webWebsite unter: www.microchip.com/support Codeschutzfunktion von Microchip Devices

Beachten Sie die folgenden Details zur Codeschutzfunktion bei Microchip-Produkten:

Benutzerhandbuch

DS50003319C – 23

• Mikrochipprodukte erfüllen die in ihrem jeweiligen Mikrochip-Datenblatt enthaltenen Spezifikationen.

• Microchip ist davon überzeugt, dass seine Produktfamilie sicher ist, wenn sie bestimmungsgemäß, innerhalb der Betriebsspezifikationen und unter normalen Bedingungen verwendet wird.

• Microchip schätzt seine geistigen Eigentumsrechte und schützt sie energisch. Versuche, die Codeschutzfunktionen von Microchip-Produkten zu verletzen, sind streng verboten und können gegen den Digital Millennium Copyright Act verstoßen.

• Weder Microchip noch ein anderer Halbleiterhersteller kann die Sicherheit seines Codes garantieren. Codeschutz bedeutet nicht, dass wir garantieren, dass das Produkt „unknackbar“ ist. Der Codeschutz entwickelt sich ständig weiter. Microchip ist bestrebt, die Codeschutzfunktionen unserer Produkte kontinuierlich zu verbessern.

Rechtliche Hinweise

Diese Veröffentlichung und die darin enthaltenen Informationen dürfen nur mit Microchip-Produkten verwendet werden, einschließlich zum Entwerfen, Testen und Integrieren von Microchip-Produkten in Ihre Anwendung. Die Verwendung dieser Informationen auf andere Weise verstößt gegen diese Bedingungen. Informationen zu Geräteanwendungen werden nur zu Ihrer Bequemlichkeit bereitgestellt und können durch Updates ersetzt werden. Es liegt in Ihrer Verantwortung sicherzustellen, dass Ihre Anwendung Ihren Spezifikationen entspricht. Wenden Sie sich an Ihr lokales Microchip-Vertriebsbüro, um weitere Unterstützung zu erhalten, oder erhalten Sie zusätzliche Unterstützung unter www.microchip.com/en-us/support/design-help/ Kunden-Support-Services.

DIESE INFORMATIONEN WERDEN VON MICROCHIP „WIE BESEHEN“ BEREITGESTELLT. MICROCHIP GIBT KEINE ZUSICHERUNGEN ODER GARANTIEN JEGLICHER ART, WEDER AUSDRÜCKLICH NOCH STILLSCHWEIGEND, SCHRIFTLICH ODER MÜNDLICH, GESETZLICH ODER ANDERWEITIG, IN BEZUG AUF DIE INFORMATIONEN, EINSCHLIESSLICH, ABER NICHT BESCHRÄNKT AUF STILLSCHWEIGENDE GARANTIEN DER NICHTVERLETZUNG, MARKTGÄNGIGKEIT UND EIGNUNG FÜR EINEN BESTIMMTEN ZWECK ODER GARANTIEN IN BEZUG AUF IHREN ZUSTAND, IHRE QUALITÄT ODER LEISTUNG.

MICROCHIP HAFTET IN KEINEM FALL FÜR INDIREKTE, SPEZIELLE, STRAFENDE, ZUFÄLLIGE ODER FOLGESCHÄDEN, VERLUSTE, SCHÄDEN, KOSTEN ODER AUFWENDUNGEN JEGLICHER ART IM ZUSAMMENHANG MIT DEN INFORMATIONEN ODER IHRER VERWENDUNG, UNGEACHTET DEREN URSACHE, SELBST WENN MICROCHIP AUF DIE MÖGLICHKEIT HINGEWIESEN WURDE ODER DIE SCHÄDEN VORHERSEHBAR SIND. SOWEIT GESETZLICH ZULÄSSIG, ÜBERSTEIGT DIE GESAMTHAFTUNG VON MICROCHIP FÜR ALLE ANSPRÜCHE, DIE IN IRGENDEINER WEISE MIT DEN INFORMATIONEN ODER IHRER VERWENDUNG ZUSAMMENHÄNGEN, NICHT DEN SUMMEN DER GEBÜHREN, DIE SIE GEGEBENENFALLS DIREKT AN MICROCHIP FÜR DIE INFORMATIONEN BEZAHLT HABEN.

Die Verwendung von Microchip-Geräten in lebenserhaltenden und/oder sicherheitsrelevanten Anwendungen erfolgt ausschließlich auf Risiko des Käufers. Der Käufer verpflichtet sich, Microchip von allen Schäden, Ansprüchen, Klagen oder Kosten freizustellen, die sich aus einer solchen Verwendung ergeben. Sofern nicht anders angegeben, werden keine Lizenzen im Rahmen der geistigen Eigentumsrechte von Microchip übertragen, weder implizit noch anderweitig.

Handelsmarken

Der Name und das Logo von Microchip, das Microchip-Logo, Adaptec, AVR, AVR-Logo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi-Logo, MOST, MOST-Logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32-Logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST-Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron und XMEGA sind eingetragene Warenzeichen von Microchip Technology Incorporated in den USA und anderen Ländern.

AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus-Logo, Quiet-Wire, SmartFusion, SyncWorld, TimeCesium, TimeHub, TimePictra, TimeProvider und ZL sind eingetragene Marken von Microchip Technology Incorporated in den USA.

Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic

Benutzerhandbuch

DS50003319C – 24

Durchschnittliche Übereinstimmung, DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-Circuit-Serielles Programmieren, ICSP, INICnet, Intelligente Parallelisierung, IntelliMOS, Inter-Chip-Konnektivität, JitterBlocker, Knopf-auf-Display, MarginLink, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB-zertifiziertes Logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, Allwissende Codegenerierung, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serielles Quad-E/A, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect und ZENA sind Marken von Microchip Technology Incorporated in den USA und anderen Ländern.

SQTP ist eine Dienstleistungsmarke von Microchip Technology Incorporated in den USA

Das Adaptec-Logo, Frequency on Demand, Silicon Storage Technology und Symmcom sind eingetragene Warenzeichen von Microchip Technology Inc. in anderen Ländern.

GestIC ist in anderen Ländern eine eingetragene Marke der Microchip Technology Germany II GmbH & Co. KG, einer Tochtergesellschaft der Microchip Technology Inc.

Qualitätsmanagementsystem

Informationen zu den Qualitätsmanagementsystemen von Microchip finden Sie unter www.microchip.com/quality.

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DS50003319C – 25

Weltweiter Vertrieb und Service

AMERIKA ASIEN/PAZIFIK ASIEN/PAZIFIK EUROPA

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Addison, TX

Tel: 972-818-7423

Fax: 972-818-2924

Detroit

Novi, Michigan

Tel: 248-848-4000

Houston, Texas (Bundesstaat)

Tel: 281-894-5983

Indianapolis

Noblesville, Indiana

Tel: 317-773-8323

Fax: 317-773-5453

Tel: 317-536-2380

Los Angeles

Mission Viejo, Kalifornien

Tel: 949-462-9523

Fax: 949-462-9608

Tel: 951-273-7800

Raleigh, North Carolina

Tel: 919-844-7510

New York, NY

Tel: 631-435-6000

San Jose, Kalifornien

Tel: 408-735-9110

Tel: 408-436-4270

Kanada – Toronto

Tel: 905-695-1980

Fax: 905-695-2078

Australien – Sydney Tel: 61-2-9868-6733 China – Peking

Tel: 86-10-8569-7000 China – Chengdu

Tel: 86-28-8665-5511 China – Chongqing Tel: 86-23-8980-9588 China – Dongguan Tel: 86-769-8702-9880 China – Guangzhou Tel: 86-20-8755-8029 China – Hangzhou Tel: 86-571-8792-8115 China – Sonderverwaltungszone Hongkong Tel: 852-2943-5100 China – Nanjing

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Tel: 86-21-3326-8000 China – Shenyang Tel: 86-24-2334-2829 China – Shenzhen Tel: 86-755-8864-2200 China – Suzhou

Tel: 86-186-6233-1526 China – Wuhan

Tel: 86-27-5980-5300 China – Xi’an

Tel: 86-29-8833-7252 China – Xiamen

Tel: 86-592-2388138 China – Zhuhai

Tel: 86-756-3210040

Indien – Bangalore

Tel: 91-80-3090-4444

Indien – Neu-Delhi

Tel: 91-11-4160-8631

Indien – Pune

Tel: 91-20-4121-0141

Japan – Ōsaka

Tel: 81-6-6152-7160

Japan – Tokio

Tel: 81-3-6880-3770

Korea – Daegu

Tel: 82-53-744-4301

Korea – Seoul

Tel: 82-2-554-7200

Malaysia - Kuala Lumpur Tel: 60-3-7651-7906

Malaysia – Penang

Tel: 60-4-227-8870

Philippinen – Manila

Tel: 63-2-634-9065

Singapur

Tel: 65-6334-8870

Taiwan – Hsin Chu

Tel: 886-3-577-8366

Taiwan – Kaohsiung

Tel: 886-7-213-7830

Taiwan – Taipeh

Tel: 886-2-2508-8600

Thailand – Bangkok

Tel: 66-2-694-1351

Vietnam – Ho Chi Minh

Tel: 84-28-5448-2100

Benutzerhandbuch

Österreich – Wels

Tel: 43-7242-2244-39

Fax: 43-7242-2244-393

Dänemark – Kopenhagen

Tel: 45-4485-5910

Fax: 45-4485-2829

Finnland – Espoo

Tel: 358-9-4520-820

Frankreich – Paris

Tel: 33-1-69-53-63-20

Fax: 33-1-69-30-90-79

Deutschland – Garching

Tel: 49-8931-9700

Deutschland – Haan

Tel: 49-2129-3766400

Deutschland – Heilbronn

Tel: 49-7131-72400

Deutschland – Karlsruhe

Tel: 49-721-625370

Deutschland – München

Tel: 49-89-627-144-0

Fax: 49-89-627-144-44

Deutschland – Rosenheim

Tel: 49-8031-354-560

Israel – Hod Hasharon

Tel: 972-9-775-5100

Italien – Mailand

Tel: 39-0331-742611

Fax: 39-0331-466781

Italien – Padua

Tel: 39-049-7625286

Niederlande – Drunen

Tel: 31-416-690399

Fax: 31-416-690340

Norwegen – Trondheim

Tel: 47-72884388

Polen – Warschau

Tel: 48-22-3325737

Rumänien – Bukarest

Tel: 40-21-407-87-50

Spanien – Madrid

Tel: 34-91-708-08-90

Fax: 34-91-708-08-91

Schweden – Göteborg

Tel: 46-31-704-60-40

Schweden – Stockholm

Tel: 46-8-5090-4654

Großbritannien – Wokingham

Tel: 44-118-921-5800

Fax: 44-118-921-5820

DS50003319C – 26

Dokumente / Ressourcen

MICROCHIP DS50003319C-13 Ethernet HDMI TX IP [pdf] Benutzerhandbuch
DS50003319C - 13, DS50003319C - 2, DS50003319C - 3, DS50003319C-13 Ethernet HDMI TX IP, DS50003319C-13, Ethernet HDMI TX IP, HDMI TX IP, IP

Verweise

Bedienungsanleitung

DS50003319C-13 Ethernet HDMI TX IP

HDMI TX IP-Benutzerhandbuch

Zusammenfassung

Merkmale

Installationsanleitung

Benutzerhandbuch

Ressourcennutzung (Stelle eine Frage)

Tabelle 3. Ressourcennutzung für 4PXL

Benutzerhandbuch

HDMI TX IP-Konfigurator

Abbildung 1-1. HDMI TX IP-Konfigurator

Hardware-Implementierung

RGB-Farbformatmodus

Hardware-Implementierung

Hardware-Implementierung

HDMI TX-Parameter und Schnittstellensignale

Tabelle 3-3. Eingabe- und Ausgabeports für die AXI4-Stream-Schnittstelle

Tabelle 3-4. Eingangs- und Ausgangssignale

HDMI TX-Parameter und Schnittstellensignale

Tabelle 3-5. Eingabe- und Ausgabeports für die AXI4-Stream-Schnittstelle

Tabelle 3-6. Eingang und Ausgang für YCbCr444-Modus und Audiomodus aktiviert

HDMI TX-Parameter und Schnittstellensignale

Registrieren Sie Karte und Beschreibungen

Registrieren Sie Karte und Beschreibungen

4.1 SCRAMBLER_IP_EN (Stelle eine Frage)

Um den Kern mithilfe des Testbench zu simulieren, führen Sie die folgenden Schritte aus:

Prüfstandssimulation

Systemintegration

Systemintegration

Systemintegration

Änderungsverlauf

Tabelle 7-1. Änderungsverlauf

Microchip FPGA-Unterstützung

Mikrochip-Informationen

Der Mikrochip WebWebsite

Benachrichtigungsservice für Produktänderungen

Rechtliche Hinweise

Handelsmarken

Dokumente / Ressourcen

Verweise

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