VHDL VITAL™
Simulationshandbuch
Einführung
Dieser VHDL Vital Simulation Guide enthält Informationen zur Verwendung von ModelSim zur Simulation von Designs für Microsemi-SoC-Geräte. Weitere Informationen zur Verwendung der SoC-Software finden Sie in der Online-Hilfe.
Informationen zur Durchführung der Simulation finden Sie in der Dokumentation Ihres Simulators.
Dokumentannahmen
In diesem Dokument wird Folgendes vorausgesetzt:
- Sie haben die Libero SoC-Software installiert. Dieses Dokument gilt für die Libero SoC-Software ab Version 10.0. Frühere Softwareversionen finden Sie im Legacy-Handbuch zur Vital-Simulation von VHDL.
- Sie haben Ihren VHDL VITAL-Simulator installiert.
- Sie sind vertraut mit UNIX-Workstations und Betriebssystemen bzw. mit PCs und Windows-Betriebsumgebungen.
- Sie sind mit FPGA-Architektur und FPGA-Designsoftware vertraut.
Dokumentkonventionen
Dieses Dokument verwendet die folgenden Variablen:
- FPGA-Familienbibliotheken werden angezeigt als . Ersetzen Sie die gewünschte FPGA-Familienvariable nach Bedarf durch die Gerätefamilie. Zum Beispielample: vcom -work .vhd
- Kompilierte VHDL-Bibliotheken werden angezeigt als . Ersatz für die gewünschte VHDL-Familienvariable nach Bedarf. Die VHDL-Sprache erfordert, dass die Bibliotheksnamen mit einem Buchstaben beginnen.
Online-Hilfe
Die Microsemi SoC-Software verfügt über eine Online-Hilfe. Die spezifische Online-Hilfe für jedes Softwaretool finden Sie im Hilfemenü.
Aufstellen
Dieses Kapitel enthält Informationen zum Einrichten des ModelSim-Simulators zur Simulation von Microsemi-SoC-Designs.
Dieses Kapitel enthält Softwareanforderungen, Schritte zur Kompilierung von Microsemi SoC FPGA-Bibliotheken und andere Einrichtungsinformationen für das von Ihnen verwendete Simulationstool.
Softwareanforderungen
Die Informationen in diesem Handbuch gelten für die Microsemi Libero SoC-Software v10.0 und höher sowie für IEEE1076-kompatible VHDL-Simulatoren.
Darüber hinaus enthält dieses Handbuch Informationen zur Verwendung von ModelSim-Simulatoren.
Spezifische Informationen darüber, welche Versionen diese Version unterstützt, finden Sie im technischen Support-System auf der Microsemi web Seite? ˅ (http://www.actel.com/custsup/search.html) und suchen Sie nach dem Stichwort Drittanbieter.
ModellSim
Da der Installationspfad je nach Benutzer und Installation unterschiedlich ist, wird in diesem Dokument $ALSDIR verwendet, um den Installationsort der Software anzugeben. Unix-Benutzer erstellen einfach eine Umgebungsvariable namens ALSDIR und setzen ihren Wert auf den Installationspfad. Windows-Benutzer ersetzen $ALSDIR in den Befehlen durch den Installationspfad.
Verwenden Sie das folgende Verfahren, um Bibliotheken für die ModelSim-Simulatoren zu kompilieren. Geben Sie UNIX-Befehle in die UNIX-Eingabeaufforderung ein. Geben Sie Windows-Befehle in die Befehlszeile des ModelSim-Transkriptfensters ein.
Die folgenden Befehle gelten für Windows. Damit die Befehle auch unter UNIX funktionieren, verwenden Sie Schrägstriche anstelle von umgekehrten Schrägstrichen.
Mit diesem Verfahren wird eine Microsemi VITAL-Bibliothek im Verzeichnis $ALSDIR\lib\vtl\95\mti kompiliert. Sie müssen die FPGA-Bibliotheksmodelle kompilieren, damit die VITAL-Bibliotheken ordnungsgemäß funktionieren.
Notiz: Wenn im Verzeichnis $ALSDIR\lib\vtl\95 bereits ein MTI-Verzeichnis vorhanden ist, sind möglicherweise kompilierte Bibliotheken vorhanden und Sie müssen das folgende Verfahren möglicherweise nicht ausführen.
- Erstellen Sie eine Bibliothek namens mti im Verzeichnis $ALSDIR\lib\vtl\95.
- Rufen Sie den ModelSim-Simulator auf (nur Windows).
- Wechseln Sie in das Verzeichnis $ALSDIR\lib\vtl\95\mti. Geben Sie in der Eingabeaufforderung den folgenden Befehl ein: cd $ALSDIR\lib\vtl\95\mti
- Erstellen Sie ein Familienbibliothek. Geben Sie an der Eingabeaufforderung den folgenden Befehl ein: vlib
- Ordnen Sie die VITAL-Bibliothek dem Verzeichnis. Geben Sie an der Eingabeaufforderung den folgenden Befehl ein: vmap $ALSDIR\lib\vtl\95\mti\
- Stellen Sie Ihre VITAL-Bibliotheken zusammen.
vcom -work ../ .vhd
Zum BeispielampUm die 40MX-Bibliothek für Ihren Simulator zu kompilieren, geben Sie den folgenden Befehl ein: vcom -work a40mx ../40mx.vhd - (Optional) Kompilieren Sie die Migrationsbibliothek. Führen Sie diesen Schritt nur aus, wenn Sie die Migrationsbibliothek benötigen. Geben Sie in der Eingabeaufforderung folgenden Befehl ein: vcom -work ../ _mig.vhd
Entwurfsablauf
In diesem Kapitel wird der Entwurfsablauf für die Simulation von Designs mit einem VHDL VITAL-kompatiblen Simulationstool beschrieben.
VHDL VITAL-Designablauf
Der VHDL VITAL-Designablauf besteht aus vier Hauptschritten:
- Design erstellen
- Implementierungsdesign
- Programmierung
- Systemüberprüfung
In den folgenden Abschnitten werden diese Schritte detailliert beschrieben.
Design erstellen
Während der Designerstellung/-überprüfung wird ein Design in einer VHDL-Quelle auf RTL-Ebene (Verhalten) erfasst file.
Nach der Erfassung des Designs können Sie eine Verhaltenssimulation des VHDL durchführen file um die Richtigkeit des VHDL-Codes zu überprüfen. Der Code wird anschließend zu einer Gate-Level-VHDL-Netzliste (strukturell) synthetisiert. Nach der Synthese können Sie optional eine strukturelle Pre-Layout-Simulation des Designs durchführen. Abschließend wird eine EDIF-Netzliste für den Einsatz im Libero SoC und eine VHDL-strukturelle Post-Layout-Netzliste für die Timing-Simulation in einem VHDL VITAL-kompatiblen Simulator generiert.
VHDL-Quelleintrag
Geben Sie Ihren VHDL-Designquellcode mit einem Texteditor oder einem kontextsensitiven HDL-Editor ein. Ihr VHDL-Designquellcode kann RTL-Level-Konstrukte sowie Instanziierungen von Strukturelementen wie Libero-SoC-Kernen enthalten.
Verhaltenssimulation
Führen Sie vor der Synthese eine Verhaltenssimulation Ihres Designs durch. Die Verhaltenssimulation überprüft die Funktionalität Ihres VHDL-Codes. Üblicherweise verwenden Sie zur Simulation Nullverzögerungen und einen Standard-VHDL-Teststand. Informationen zur Durchführung einer Funktionssimulation finden Sie in der Dokumentation Ihres Simulationstools.
Synthese
Nachdem Sie Ihre verhaltensbasierte VHDL-Designquelle erstellt haben, müssen Sie sie synthetisieren. Die Synthese transformiert die verhaltensbasierte VHDL file in eine Gate-Level-Netzliste und optimiert das Design für eine Zieltechnologie. Die Dokumentation Ihres Synthesetools enthält Informationen zur Durchführung der Designsynthese.
EDIF-Netzlistengenerierung
Nachdem Sie Ihr Design erstellt, synthetisiert und überprüft haben, generiert die Software eine EDIF-Netzliste für Place-and-Route in Libero SoC.
Diese EDIF-Netzliste wird auch zum Generieren einer strukturellen VHDL-Netzliste zur Verwendung in der Struktursimulation verwendet.
Strukturelle VHDL-Netzlistengenerierung
Libero SoC generiert aus Ihrer EDIF-Netzliste eine VHDL-Netzliste auf Gate-Ebene zur Verwendung in der strukturellen Prelayout-Simulation nach der Synthese.
Der file ist im Verzeichnis /synthesis verfügbar, wenn Sie die Simulation manuell durchführen möchten.
Struktursimulation
Führen Sie vor dem Platzieren und Routing eine Struktursimulation durch. Die Struktursimulation überprüft die Funktionalität Ihrer nach der Synthese erstellten strukturellen VHDL-Netzliste. Dabei werden die in den kompilierten Libero SoC VITAL-Bibliotheken enthaltenen Unit-Delays genutzt. Informationen zur Durchführung der Struktursimulation finden Sie in der Dokumentation Ihres Simulationstools.
Implementierungsdesign
Während der Designimplementierung platzieren und routen Sie ein Design mit Libero SoC. Zusätzlich können Sie eine Timing-Analyse durchführen. Nach dem Platzieren und Routen führen Sie eine Post-Layout-Simulation (Timing) mit einem VHDL VITAL-kompatiblen Simulator durch.
Programmierung
Programmieren Sie ein Gerät mit Programmiersoftware und -hardware von Microsemi SoC oder einem unterstützten Programmiersystem eines Drittanbieters. Informationen zur Programmierung eines Microsemi SoC-Geräts finden Sie in der Online-Hilfe des Programmiergeräts.
Systemüberprüfung
Mit dem Diagnosetool Silicon Explorer können Sie eine Systemüberprüfung auf einem programmierten Gerät durchführen.
Informationen zur Verwendung des Silicon Explorer finden Sie in der Kurzanleitung zum Silicon Explorer.
Generieren von Netzlisten
In diesem Kapitel werden die Verfahren zum Generieren von EDIF- und strukturellen VHDL-Netzlisten beschrieben.
Generieren einer EDIF-Netzliste
Nachdem Sie Ihren Schaltplan erfasst oder Ihr Design synthetisiert haben, generieren Sie mit Ihrem Schaltplanerfassungs- oder -synthesetool eine EDIF-Netzliste. Nutzen Sie die EDIF-Netzliste für Place-and-Route. Informationen zum Generieren einer EDIF-Netzliste finden Sie in der Dokumentation Ihres Schaltplanerfassungs- oder -synthesetools.
Generieren einer strukturellen VHDL-Netzliste
Strukturelle VHDL-Netzliste files werden automatisch als Teil Ihres Libero SoC-Projekts generiert.
Sie finden Ihre VHDL-Netzliste files im Verzeichnis /synthesis Ihres Libero-Projekts. Zum BeispielampWenn Ihr Projektverzeichnis project1 heißt, dann ist Ihre Netzliste files befinden sich in /project1/synthesis.
Einige Familien ermöglichen den Export dieser files manuell für die Verwendung in externen Tools. Wenn Ihr Gerät diese Funktion unterstützt, können Sie Netzlisten exportieren files unter Extras > Exportieren > Netzliste.
Simulation mit ModelSim
In diesem Kapitel werden die Schritte zur Durchführung einer Verhaltens-, Struktur- und Zeitsimulation mit dem ModelSim-Simulator beschrieben.
Die gezeigten Verfahren gelten für PCs. Die gleichen Einrichtungsvorgänge funktionieren auch unter UNIX. Verwenden Sie Schrägstriche anstelle von umgekehrten Schrägstrichen. Geben Sie Befehle für PCs in das MTI-Fenster ein. Geben Sie Befehle für UNIX in ein UNIX-Fenster ein.
Verhaltenssimulation
Verwenden Sie das folgende Verfahren, um eine Verhaltenssimulation eines Entwurfs durchzuführen. Weitere Informationen finden Sie in der Dokumentation
Weitere Informationen zur Durchführung einer Verhaltenssimulation finden Sie in der Ihrem Simulationstool beiliegenden Anleitung.
- Rufen Sie Ihren ModelSim-Simulator auf. (Nur PC)
- Wechseln Sie in Ihr Projektverzeichnis. Dieses Verzeichnis muss Ihr VHDL-Design enthalten. files und Testbench. Typ: CD
- Mappen Sie die Bibliothek. Wenn in Ihrem VHDL-Quellcode Kerne instanziiert sind, geben Sie den folgenden Befehl ein, um sie der kompilierten VITAL-Bibliothek zuzuordnen: vmap $ALSDIR\lib\vtl\95\mti\
So verweisen Sie in Ihrem VHDL-Design auf die Familienbibliothek files, fügen Sie Ihrem VHDL-Design die folgenden Zeilen hinzu files: Bibliothek ; verwenden .Komponenten.alle; - Erstellen Sie ein Arbeitsverzeichnis. Geben Sie Folgendes ein: vlib work
- Wechseln Sie zum Verzeichnis „work“. Geben Sie den folgenden Befehl ein: vmap work .\work
- Führen Sie eine Verhaltenssimulation Ihres Designs durch. Um eine Verhaltenssimulation mit Ihrem VSystem- oder ModelSim-Simulator durchzuführen, kompilieren Sie Ihr VHDL-Design und die Testbench files und führen Sie eine Simulation aus. Kompilieren Sie bei hierarchischen Designs die Designblöcke der unteren Ebene vor den Designblöcken der höheren Ebene.
Die folgenden Befehle zeigen, wie man VHDL-Design und Testbench kompiliert files:
vcom -93 .vhd
vcom -93 .vhd
Um das Design zu simulieren, geben Sie Folgendes ein:
vsim
Zum Beispielampauf:
vsim test_adder_behave
Das durch die Konfiguration test_adder_behave im Testbench angegebene Entity-Architektur-Paar wird simuliert. Wenn Ihr Design einen PLL-Kern enthält, verwenden Sie eine Auflösung von 1 ps:
vsim -t ps
Zum Beispielampauf:
vsim -t ps test_adder_behave
Struktursimulation
Verwenden Sie das folgende Verfahren, um eine Struktursimulation durchzuführen.
- Erstellen Sie eine strukturelle VHDL-Netzliste. Wenn Sie den Synopsys Design Compiler verwenden, können Sie mit diesem Tool eine strukturelle VHDL-Netzliste erstellen.
Wenn Sie andere Synthese-Tools verwenden, generieren Sie ein Gate-Level-VHDL aus Ihrer EDIF-Netzliste, indem Sie das file automatisch in Ihrem Projekt generiert. Einige Designfamilien ermöglichen die Generierung der files direkt aus dem Menü Tools > Export > Netzliste.
Notiz: Das generierte VHDL verwendet std_logic für alle Ports. Die Bus-Ports werden in der gleichen Bitreihenfolge angezeigt, wie sie in der EDIF-Netzliste erscheinen. - Ordnen Sie die VITAL-Bibliothek zu. Führen Sie den folgenden Befehl aus, um die kompilierte VITAL-Bibliothek zuzuordnen.
vmap $ALSDIR\lib\vtl\95\mti\ - Kompilieren Sie die strukturelle Netzliste. Kompilieren Sie Ihr VHDL-Design und Ihren Testbench files. Die folgenden Befehle zeigen, wie man VHDL-Design und Testbench kompiliert files:
vcom -just e -93 .vhd
vcom -nur ein -93 .vhd
vcom .vhd
Notiz: Zuerst kompiliert die Anwendung die Entitäten. Anschließend kompiliert sie die Architekturen, wie es für die von einigen Tools geschriebenen VHDL-Netzlisten erforderlich ist. - Führen Sie die Struktursimulation aus. Geben Sie dazu Folgendes ein: vsim
Zum Beispielample: vsim test_adder_structure
Das durch die Konfiguration mit dem Namen test_adder_structure im Testbench angegebene Entity-Architektur-Paar wird simuliert.
Wenn Ihr Design einen PLL-Kern enthält, verwenden Sie eine Auflösung von 1ps: vsim -t ps
Zum Beispielample: vsim -t ps test_adder_structure
Timing-Simulation
So führen Sie eine Zeitsimulation durch:
- Wenn Sie dies noch nicht getan haben, kommentieren Sie Ihr Design rückwärts und erstellen Sie Ihren Teststand.
- Um eine Timing-Simulation mit Ihrem V-System oder ModelSim-Simulator durchzuführen, kompilieren Sie Ihr VHDL-Design und Ihre Testbench files, sofern sie nicht bereits für eine Struktursimulation kompiliert wurden, und führen Sie eine Simulation aus. Die folgenden Befehle zeigen, wie VHDL-Design und Testbench kompiliert werden. files:
vcom -just e -93 .vhd
vcom -nur ein -93 .vhd
vcom .vhd
Hinweis: Durch Ausführen der vorherigen Schritte werden zuerst die Entitäten und dann die Architekturen kompiliert, wie es für von einigen Tools geschriebene VHDL-Netzlisten erforderlich ist. - Führen Sie die Back-Annotation-Simulation mit den Zeitinformationen im SDF aus file. Typ: vsim -sdf[max|typ|min] / = .sdf -c
Der Die Option gibt den Bereich (oder Pfad) zu einer Instanz in einem Design an, in dem die Rückannotation beginnt. Sie können damit eine bestimmte FPGA-Instanz in einem größeren Systemdesign oder einer Testbench angeben, die Sie rückannotieren möchten. Zum Beispielample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
In diesem Beispielample, der Entity-Adder wurde als Instanz „uut“ in der Testbench instanziiert. Das durch die Konfiguration „test_adder_structural“ in der Testbench angegebene Entity-Architektur-Paar wird mit den im SDF angegebenen maximalen Verzögerungen simuliert. file.
Wenn Ihr Design einen PLL-Kern enthält, verwenden Sie eine Auflösung von 1 ps: vsim -t ps -sdf[max|typ|min] / = .sdf -c
Zum Beispielample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural
A – Produktunterstützung
Die Microsemi SoC Products Group unterstützt ihre Produkte mit verschiedenen Support-Services, darunter Kundendienst, technisches Kunden-Support-Center, a webWebsite, E-Mail und weltweite Verkaufsbüros.
Dieser Anhang enthält Informationen zur Kontaktaufnahme mit der Microsemi SoC Products Group und zur Nutzung dieser Supportdienste.
Kundendienst
Wenden Sie sich für nicht technischen Produktsupport an den Kundendienst, z. B. Produktpreise, Produkt-Upgrades, Aktualisierungsinformationen, Bestellstatus und Autorisierung.
Rufen Sie aus Nordamerika die Nummer 800.262.1060 an.
Aus dem Rest der Welt rufen Sie 650.318.4460 an
Fax, von überall auf der Welt, 408.643.6913
Technisches Kundendienstzentrum für Kunden
Die Microsemi SoC Products Group verfügt über ein Customer Technical Support Center mit hochqualifizierten Ingenieuren, die Ihnen bei Fragen zu Hardware, Software und Design Ihrer Microsemi SoC-Produkte behilflich sein können. Das Customer Technical Support Center erstellt ausführlich Anwendungshinweise, beantwortet häufige Fragen zum Designzyklus, dokumentiert bekannte Probleme und bietet verschiedene FAQs. Bevor Sie uns kontaktieren, besuchen Sie bitte unsere Online-Ressourcen. Wir haben Ihre Fragen wahrscheinlich bereits beantwortet.
Technische Unterstützung
Besuchen Sie den Kundensupport webSeite? ˅ (www.microsemi.com/soc/support/search/default.aspx) für weitere Informationen und Unterstützung. Viele Antworten sind in der Suchfunktion verfügbar web Ressourcen umfassen Diagramme, Illustrationen und Links zu anderen Ressourcen auf der webWebsite.
WebWebsite
Sie können eine Vielzahl von technischen und nicht technischen Informationen auf der SoC-Homepage unter durchsuchen www.microsemi.com/soc.
Kontaktaufnahme mit dem technischen Kundendienstzentrum des Kunden
Hochqualifizierte Ingenieure besetzen das Technical Support Center. Das Technical Support Center kann per E-Mail oder über die Microsemi SoC Products Group kontaktiert werden webWebsite.
E-Mail
Sie können Ihre technischen Fragen an unsere E-Mail-Adresse senden und Antworten per E-Mail, Fax oder Telefon erhalten. Wenn Sie Designprobleme haben, können Sie Ihr Design auch per E-Mail senden files um Hilfe zu erhalten.
Wir überwachen das E-Mail-Konto den ganzen Tag über. Wenn Sie Ihre Anfrage an uns senden, geben Sie bitte unbedingt Ihren vollständigen Namen, Firmennamen und Ihre Kontaktinformationen für eine effiziente Bearbeitung Ihrer Anfrage an.
Die E-Mail-Adresse des technischen Supports lautet soc_tech@microsemi.com.
Meine Fälle
Kunden der Microsemi SoC Products Group können technische Fälle online einreichen und verfolgen, indem sie zu „Meine Fälle“ gehen.
Außerhalb der USA
Kunden, die außerhalb der US-Zeitzonen Hilfe benötigen, können sich entweder per E-Mail an den technischen Support wenden (soc_tech@microsemi.com) oder wenden Sie sich an ein lokales Verkaufsbüro. Verkaufsstellenverzeichnisse finden Sie unter www.microsemi.com/soc/company/contact/default.aspx.
ITAR Technischer Support
Wenden Sie sich für technischen Support zu RH- und RT-FPGAs, die den International Traffic in Arms Regulations (ITAR) unterliegen, an uns unter soc_tech_itar@microsemi.com. Alternativ können Sie in Meine Fälle Ja in der ITAR-Dropdown-Liste auswählen. Eine vollständige Liste der ITAR-regulierten Microsemi-FPGAs finden Sie auf der ITAR web Seite.
Hauptsitz von Microsemi
Ein Unternehmen, Aliso Viejo CA 92656 USA
Innerhalb der USA: +1 949-380-6100
Umsatz: +1 949-380-6136
Fax: +1 949-215-4996
Microsemi Corporation (NASDAQ: MSCC) bietet ein umfassendes Portfolio an Halbleiterlösungen für: Luft- und Raumfahrt, Verteidigung und Sicherheit; Unternehmen und Kommunikation; und industrielle und alternative Energiemärkte. Zu den Produkten gehören hochleistungsfähige, hochzuverlässige analoge und HF-Bausteine, Mixed-Signal- und HF-integrierte Schaltungen, anpassbare SoCs, FPGAs und komplette Subsysteme. Microsemi hat seinen Hauptsitz in Aliso Viejo, Kalifornien. Erfahren Sie mehr unter www.microsemi.com.
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Dokumente / Ressourcen
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Versionen der Microchip VHDL VITAL SoC Design Suite [pdf] Benutzerhandbuch Versionen 2024.2 bis 12.0, VHDL VITAL SoC Design Suite-Versionen, VHDL VITAL, SoC Design Suite-Versionen, Suite-Versionen, Versionen |